时钟生成电路制造技术

本发明专利技术提供的时钟生成电路能够以低功耗、高精度降低控制电路对时钟的振荡频率带来的影响，并且能够调整时钟的相位。本发明专利技术的时钟生成电路具备包含环状连接多个差分反相电路的环形振荡器的电压控制振荡电路，和将该多个差分反相电路中属于第一组的差分反相电路以外的属于第二组的差分反相电路的输出在预定期间控制为第一状态或第二状态的相位控制电路，其中，属于该第二组的差分反相电路在该第一状态下分别从第一差分输出端输出第一逻辑信号、从第二差分输出端输出第二逻辑信号，属于该第二组的差分反相电路在该第二状态下分别从该第一差分输出端输出该第二逻辑信号、从该第二差分输出端输出该第一逻辑信号。

【技术实现步骤摘要】

本专利技术涉及时钟生成电路。特别涉及电压控制振荡电路。
技术介绍
以往，为了生成具有预定频率的时钟，通常使用具备电压控制振荡电路（VC0 : VoltageControlledOscillator)的时钟生成电路。电压控制振荡电路是根据从外部输 入的电位来控制时钟的振荡频率的电路。时钟生成电路在用于对特定功能专门化的半导体 集成电路（例如，ASIC〖ApplicationSpecificIntegratedCircuit、ASSP:Application SpecificStandardProduct)的情况下，典型地大多要求可变整时钟的相位。因为在信息 家电和/或汽车电子这样的大多数领域中需要这样的半导体集成电路，所以可变整时钟的 相位的时钟生成电路在近年来的信息化社会中发挥重大作用。 作为可变整时钟的相位的时钟生成电路，已有具备环形电压控制振荡电路的时钟 生成电路。环形电压控制振荡电路通过环状连接多个反相器而构成。环形电压控制振荡 电路基于从外部施加的电压以频率值进行振荡，并从各差分反相器输出相位各不相同的时 钟。具备这样的环形电压控制振荡电路的时钟生成电路通过将各差分反相电路输出的相位 各不相同的时钟中的任一个利用多路复用器选择输出来输出具有任意相位的时钟。 例如，下述专利文献1公开了具备扩频功能的时钟发生器。下述专利文献1中公 开的时钟发生器的特征在于，具备：多相时钟发生单元，基于基准时钟信号与反馈时钟信号 的相位差生成多相的时钟信号并输出相位相邻的两个时钟信号；调制波形数据存储单元， 存储用于调频的相位阶跃阶段性变化的调制波形数据；校正单元，输出校正上述调制波形 数据的各相位阶跃的相位的相位校正数据；基于上述相位校正数据和调制波形数据对上述 两个时钟信号间的相位进行插值；相位插值单元，生成经插值的时钟信号并将插值后的时 钟信号提供给上述多相时钟发生单元。 另外，例如，下述专利文献2公开了数字DLL(DelayLockedLoop:延迟锁相环）电 路。下述专利文献2中公开的数字DLL电路的特征在于，具备：保持延迟目标值的寄存器、 振荡器、为了决定测定周期而对外部的基准时钟或上述振荡器的振荡输出进行计数的第一 计数器、在每个由上述第一计数器确定的一个测定周期对上述振荡器的振荡输出或外部的 基准时钟进行计数的第二计数器、数字控制的可变延迟电路、基于上述第一计数器的计数 值对上述第一计数器和上述第二计数器进行复位、启动、进一步根据需要停止的控制，对上 述第二计数器的计数值和上述寄存器的延迟目标值进行数字运算，将该运算结果作为延迟 控制值提供给上述可变延迟电路的控制电路。 现有技术文献 专利文献 专利文献1:日本特开2010-206344号公报 专利文献2 :日本特开2007-228043号公报
技术实现思路
技术问题 上述的专利文献1中公开的时钟发生器和专利文献2中公开的包含数字DLL的时 钟生成电路为了获得具有任意相位的时钟均使用了多路复用器。因此，这样的现有的时钟 生成电路具有由高速时钟输入到多路复用器而引起整个芯片的功耗增大的课题。另外，现 有的时钟生成电路还存在与电压控制振荡电路的各输出级连接的控制电路（即，多路复用 器）由于自身的寄生电容而对电压控制振荡电路的振荡频率带来不利影响的课题。此外， 现有的时钟生成电路为了调整比电压控制振荡电路的各输出级输出的时钟所具有的相位 更细小的相位而需要其他电路，因此还具有难以高精度调整时钟的相位的课题。 因此，本专利技术的目的在于提供能够以低功耗调整时钟的相位的时钟生成电路。另外，本专利技术的目的还在于提供能够尚精度调整时钟的相位的时钟生成电路。另外，本专利技术的目的还在于提供能够降低控制电路对时钟的振荡频率带来的影响 的时钟生成电路。
技术实现思路
用于解决上述课题的本专利技术的构成包含以下技术特征或专利技术特定事项。SP，根据一个观点的本专利技术为时钟生成电路，具备：电压控制振荡电路，包含环状 连接多个差分反相电路的环形振荡器；和相位控制电路，在预定期间将所述多个差分反相 电路中属于第一组的差分反相电路以外的属于第二组的差分反相电路的输出控制为第一 状态或第二状态，其中，属于所述第二组的差分反相电路在所述第一状态下从第一差分输 出端输出第一逻辑信号，并且从第二差分输出端输出第二逻辑信号；属于所述第二组的差 分反相电路在所述第二状态下从所述第一差分输出端输出所述第二逻辑信号，并且从所述 第二差分输出端输出所述第一逻辑信号。 这里，优选所述相位控制电路将属于所述第一组的差分反相电路的输出在所述预 定期间控制为第三状态，属于所述第一组的差分反相电路在所述第三状态下对连接在前一 级的差分反相电路的输出进行逻辑非运算，并将该逻辑非运算的结果输出到下一级的差分 反相电路。 此外，优选所述多个差分反相电路还分别具备：第一反相电路，对输入到第一差分 输入端的差分时钟中的一个进行逻辑非运算，并将该逻辑非运算的结果从所述第二差分输 出端输出；和第二反相电路，对输入到第二差分输入端的差分时钟中的另一个进行逻辑非 运算，并将该逻辑非运算的结果从所述第一差分输出端输出。 另外，优选所述多个差分反相电路还分别具备：第一电流路径，连接在所述第一差 分输出端与第一电源线之间；第二电流路径，连接在所述第二差分输出端与所述第一电源 线之间，其中，所述第一电流路径和第二电流路径在对应的所述差分输出端输出所述第一 逻辑信号的情况下导通。 另外，优选所述多个差分反相电路分别还具备：第一电流路径，连接在所述第一差 分输出端与第二电源线之间；第二电流路径，连接在所述第二差分输出端与所述第二电源 线之间，其中，所述第一电流路径和第二电流路径在对应的所述差分输出端输出所述第二 逻辑信号的情况下导通。 另外，优选所述相位控制电路在所述预定期间以与所述电压控制振荡电路输出的 第一差分时钟的周期成比例的预定的周期将属于所述第二组的差分反相电路的输出控制 为所述第一状态或所述第二状态。 另外，优选所述相位控制电路将具有所述多个差分反相电路的每一个与所述第一 状态和所述第二状态之间的对应关系的信息的粗相位控制信号、以及具有所述预定期间的 信息的脉冲波形的细相位控制信号输出到所述电压控制振荡电路，所述电压控制振荡电路 在所述细相位控制信号的脉冲波形的上升沿或下降沿，在相当于所述细相位控制信号的脉 冲宽度的所述预定期间，将所述多个差分反相电路的输出分别确定为根据所述对应关系的 所述第一状态或所述第二状态。 此外，优选所述相位控制电路具备：相位设定电路，基于由外部要求的、所述电压 控制振荡电路输出的第一差分时钟的相位的调整角度，确定与所述多个差分反相电路的每 一个输出的差分时钟的相位差相关的细相位设定；差分延迟控制电路，将根据所述细相位 设定的第一延迟时间设置于第二差分时钟，并作为第三差分时钟输出；延迟电路，对所述第 三差分时钟设置与所述脉冲宽度对应的第二延迟时间，并作为第四差分时钟输出；以及逻 辑电路，生成根据所述第三差分时钟和所述第四差分时钟的所述细相位控制信号，并将所 述细相位控制信号输出到所述电压控制振荡电路。 此外，优选所述相位设定电路基于所述调整角度确定表示比所述细相位设定所表 示的相位差大的相位差的本文档来自技高网...

【技术保护点】
一种时钟生成电路，其特征在于，具备：电压控制振荡电路，包含环状连接多个差分反相电路的环形振荡器；和相位控制电路，在预定期间将所述多个差分反相电路中属于第一组的差分反相电路以外的属于第二组的差分反相电路的输出控制为第一状态或第二状态，其中，属于所述第二组的差分反相电路在所述第一状态下从第一差分输出端输出第一逻辑信号，并且从第二差分输出端输出第二逻辑信号；属于所述第二组的差分反相电路在所述第二状态下从所述第一差分输出端输出所述第二逻辑信号，并且从所述第二差分输出端输出所述第一逻辑信号。

【技术特征摘要】
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【专利技术属性】
技术研发人员：坪田英俊，
申请(专利权)人：株式会社巨晶片，
类型：发明
国别省市：日本;JP