具有屏蔽栅的沟槽栅结构及其制造方法技术

本发明专利技术公开了一种具有屏蔽栅的沟槽栅结构，包括：形成于外延层中的沟槽；形成于沟槽的内侧表面的热氧化膜层、氮化膜层和淀积氧化膜层；第一多晶硅层将沟槽完全填充；沟槽顶部的淀积氧化膜层被去除、且该去除区域的第一多晶硅层被完全氧化，氧化后该去除区域内的氮化膜层也被去除并在去除区域内填充有第二多晶硅层，由第二多晶硅层组成多晶硅栅，由多晶硅栅和外延层之间隔离的热氧化膜层组成栅氧化层；由沟槽底部剩余的第一多晶硅层组成屏蔽栅。本发明专利技术还公开了一种具有屏蔽栅的沟槽栅结构的制造方法。本发明专利技术能降低栅极和源极间的寄生电容，能提高器件的栅极和源极间耐压、提高器件的可靠性，能降低工艺成本。

【技术实现步骤摘要】

本专利技术涉及半导体集成电路制造领域，特别是涉及一种具有屏蔽栅的沟槽栅结构；本专利技术还涉及一种具有屏蔽栅的沟槽栅结构的制造方法。
技术介绍
如图1所示，是现有具有屏蔽栅(Shield Gate Trench，SGT)的沟槽栅结构的示意图；具有SGT的沟槽栅结构的沟槽102形成于外延层如硅外延层101上，沟槽102的底部和侧壁表面形成有衬垫氧化层(liner oxide) 103，第一多晶娃层104将形成有衬垫氧化层103的沟槽102完全填充，形成于沟槽102中的第一多晶硅层104用于形成屏蔽栅。沟槽102顶部的衬底氧化层103被去除，在衬底氧化层103被去除区域的沟槽102的侧壁表面和第一多晶娃层104的侧面同时形成有栅氧化层(gate oxide) 105和多晶娃层间氧化层(Inter poly oxide, IPO) 106，之后填充第二多晶硅层107，由填充于沟槽102中的第二多晶娃层107组成多晶娃棚.。在采用具有屏蔽栅的沟槽栅结构的NMOS器件中，外延层101为N型掺杂，用于形成漂移区，在外延层101底部形成有N型重掺杂的漏区，在外延层101中形成有P阱，P阱被所述多晶硅栅107从侧面覆盖，P阱表面形成有N型重掺杂的源区，被所述多晶硅栅107从侧面覆盖的所述P阱表面用于形成连接源漏区的沟道。屏蔽栅104和源区连接，所以屏蔽栅104也称为源极多晶硅。如图2Α至图2G所示，是现有具有屏蔽栅的沟槽栅结构的制造方法各步骤中的器件结构示意图；现有具有屏蔽栅的沟槽栅结构的制造方法包括如下步骤:如图2Α所示，在外延层101上形成沟槽102。如图2Β所示，形成衬底氧化层103。如图2C所示，淀积第一多晶硅层104将沟槽102完全填充。如图2D所示，对第一多晶硅层104进行回刻，由回刻后填充于沟槽中的第一多晶娃层104组成屏蔽栅。如图2Ε所示，对衬底氧化层103回刻一定的深度，回刻的区域用于形成多晶硅栅。如图2F所示，进行氧化层同时在衬底氧化层103被刻蚀区域的沟槽102的侧壁表面形成栅氧化层105和第一多晶硅层104的侧面形成多晶硅层间氧化层106，同时沟槽102的外延层和多晶硅表面也被氧化。如图2G所示，淀积第二多晶硅层107将沟槽102填充。如图1所示，对第二多晶硅层107进行回刻，由回刻后仅填充有沟槽102中的第二多晶硅层107组成多晶硅栅。现有具有屏蔽栅的沟槽栅结构的工艺特点:栅氧化层105和多晶硅层间氧化层106 —次氧化完成，工艺流程简单，但受栅氧化层105厚度限制，多晶硅层间氧化层106目前最高能做到栅氧化层105厚度的3倍左右。适用于对栅极和源极间即GS耐压要求不是很高的应用。通过屏蔽栅104将栅极和漏极即GD之间实现隔离，即屏蔽栅104能实现栅极和漏极的屏蔽，能有效降低栅极和漏极间的寄生电容即Cgd ;但此结构中屏蔽栅104有较多面积与多晶硅栅107重叠，所以同时会增大栅极和源极间的寄生电容即Cgs，Cgd和Cgs在图1中标出。
技术实现思路
本专利技术所要解决的技术问题是提供一种具有屏蔽栅的沟槽栅结构，能降低栅极和源极间的寄生电容，能提高器件的栅极和源极间耐压、提高器件的可靠性，能降低工艺成本。为此，本专利技术还提供一种具有屏蔽栅的沟槽栅结构的制造方法。为解决上述技术问题，本专利技术提供的具有屏蔽栅的沟槽栅结构包括:形成于外延层中的沟槽。在所述沟槽的底部表面和侧壁表面形成有热氧化膜层；在所述热氧化膜层表面形成氮化膜层，在所述氮化膜层表面形成有淀积氧化膜层。第一多晶硅层将形成有所述热氧化膜层、所述氮化膜层和所述淀积氧化膜层的所述沟槽完全填充。 所述沟槽顶部的所述淀积氧化膜层被去除，所述淀积氧化膜层被去除区域内的所述第一多晶硅层被完全氧化形成多晶硅层间氧化层。所述多晶硅层间氧化层形成后所述淀积氧化膜层被去除区域内的所述氮化膜层也被去除。在所述淀积氧化膜层和所述氮化膜层被去除区域内填充有第二多晶硅层，由所述第二多晶硅层组成多晶硅栅，由所述多晶硅栅和所述外延层之间隔离的所述热氧化膜层组成栅氧化层；由所述沟槽底部剩余的所述第一多晶硅层组成屏蔽栅。进一步的改进是，所述外延层为硅外延层。进一步的改进是，所述沟槽的深度为4微米?6微米，侧壁角度为87°?88.5°。进一步的改进是，所述热氧化膜层的厚度为400埃?1000埃；所述氮化膜层的厚度为500埃?1000埃；所述淀积氧化膜层的厚度为2000埃?3000埃。进一步的改进是，所述淀积氧化膜层被去除区域的深度为0.8微米?1.2微米。为解决上述技术问题，本专利技术提供的具有屏蔽栅的沟槽栅结构的制造方法包括如下步骤:步骤一、采用光刻刻蚀工艺在外延层中形成沟槽。步骤二、采用热氧化生长工艺在所述沟槽的底部表面和侧壁表面形成热氧化膜层。步骤三、在所述热氧化膜层表面形成氮化膜层。步骤四、采用淀积氧化膜工艺在所述氮化膜层表面形成淀积氧化膜层。步骤五、采用多晶硅淀积工艺形成第一多晶硅层，所述第一多晶硅层将形成有所述热氧化膜层、所述氮化膜层和所述淀积氧化膜层的所述沟槽完全填充。步骤六、采用干法刻蚀工艺对所述第一多晶硅层进行回刻直至所述第一多晶硅层表面和所述淀积氧化膜层的表面相平。步骤七、采用氧化膜湿法刻蚀工艺将所述沟槽顶部的所述淀积氧化膜层去除。步骤八、将所述淀积氧化膜层被去除区域内的所述第一多晶硅层完全氧化形成多晶硅层间氧化层，在所述多晶硅层间氧化层的氧化过程中所述沟槽侧壁因所述氮化膜层的保护而不被氧化。步骤九、采用湿法刻蚀工艺将所述淀积氧化膜层被去除区域内露出的所述氮化膜层去除。步骤十、采用多晶硅淀积工艺形成第二多晶硅层，所述第二多晶硅层将所述淀积氧化膜层和所述氮化膜层被去除区域填充，由所述第二多晶硅层组成多晶硅栅，由所述多晶硅栅和所述外延层之间隔离的所述热氧化膜层组成栅氧化层；由所述沟槽底部剩余的所述第一多晶硅层组成屏蔽栅。进一步的改进是，所述外延层为硅外延层。进一步的改进是，所述沟槽的深度为4微米?6微米，侧壁角度为87°?88.5°。进一步的改进是，所述热氧化膜层的厚度为400埃?1000埃；所述氮化膜层的厚度为500埃?1000埃；所述淀积氧化膜层的厚度为2000埃?3000埃。进一步的改进是，所述淀积氧化膜层被去除区域的深度为0.8微米?1.2微米。进一步的改进是，步骤五中所述第一多晶娃层的多晶娃淀积厚度为8000埃?12000 埃。进一步的改进是，步骤十中所述第二多晶硅层的多晶硅淀积厚度为8000埃?12000 埃。本专利技术的屏蔽栅多晶硅顶部和多晶硅栅交叠的部分全部被氧化，不仅能够减少多晶硅栅和屏蔽栅的交叠从而能降低栅极和源极间的寄生电容，还能增加多晶硅层间氧化层的厚度从而能提高器件的栅极和源极间耐压、提高器件的可靠性；另外，本专利技术的沟槽表面的采用热氧化膜层、氮化膜层和淀积氧化膜层叠加的ONO层结构作为衬垫氧化层，其中热氧化膜层的厚度和栅氧化层的厚度相同，并利用位于沟槽顶部的热氧化膜层直接作为栅氧化层，所以能实现衬垫氧化层和栅氧化层的一次成型，能减少工艺步骤，降低工艺成本。【附图说明】下面结合附图和【具体实施方式】对本专利技术作进一步详细的说明:图1是现有具有屏蔽栅的沟槽栅结构的示意图；图2A-图2G是现有具有屏蔽栅的沟槽栅结构的制造方法各步骤中的器件结构本文档来自技高网...

【技术保护点】
一种具有屏蔽栅的沟槽栅结构，其特征在于，沟槽栅包括：形成于外延层中的沟槽；在所述沟槽的底部表面和侧壁表面形成有热氧化膜层；在所述热氧化膜层表面形成氮化膜层，在所述氮化膜层表面形成有淀积氧化膜层；第一多晶硅层将形成有所述热氧化膜层、所述氮化膜层和所述淀积氧化膜层的所述沟槽完全填充；所述沟槽顶部的所述淀积氧化膜层被去除，所述淀积氧化膜层被去除区域内的所述第一多晶硅层被完全氧化形成多晶硅层间氧化层；所述多晶硅层间氧化层形成后所述淀积氧化膜层被去除区域内的所述氮化膜层也被去除；在所述淀积氧化膜层和所述氮化膜层被去除区域内填充有第二多晶硅层，由所述第二多晶硅层组成多晶硅栅，由所述多晶硅栅和所述外延层之间隔离的所述热氧化膜层组成栅氧化层；由所述沟槽底部剩余的所述第一多晶硅层组成屏蔽栅。

【技术特征摘要】

【专利技术属性】
技术研发人员：陈正嵘，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海;31