封装结构及其制法制造技术

一种封装结构及其制法，该封装结构包括：具有相对的顶面及外露有多个第一连接垫的底面的基板；多个嵌埋于该基板中且与该第一连接垫电性连接的导电柱，该导电柱的端面并外露于该基板的顶面；多个形成于该导电柱的端面上的第一凸块；多个形成于该基板的顶面上的第二凸块，且该第二凸块的高度大于该第一凸块的高度；以及设置于该基板的顶面上的第一电子元件，该第一电子元件与该第一凸块电性连接，藉以在不改变现有机台的情况下，使后续设置的电子元件不受到限制。

【技术实现步骤摘要】

本专利技术涉及一种，尤指一种能具有凸块的。
技术介绍
随着电子产品朝多功能、高电性及高速运作的方向发展，半导体封装技术的演进已开发出不同的封装型态，例如多晶片模组(Multi Chip Module，MCM)，多晶片模组能整合多个晶片的半导体装置(Semiconductor device),藉以符合电子产品的需求。请参阅图1A至图1B，前述能整合多个晶片的半导体装置的主要类型为于单一的半导体装置中整合多个晶片者，其如图1A所示，该半导体装置在一基板10上承载多个堆迭的半导体晶片11，或于一基板10上布设多个置于同一平面上的半导体晶片11，如图1B所示。然而，该种半导体装置的缺点在于其完成封装后始能对各半导体晶片11进行电性及信赖性等测试，若其中有任一半导体晶片11无法通过测试，将导致整个半导体装置无法使用。为改善前揭缺失，第6，303，997号美国专利揭露一种整合有多个晶片的半导体装置的类型，其如图1C所示，于一基板10的上表面安置一电性连接至该基板10的半导体晶片11与另一半导体封装件12，制作该半导体装置时，通过先将该半导体晶片11藉由焊线111电性连接至该基板10上表面并进行测试，俟确认功能正常后，再以表面藕接技术(Surface Mount Technology, SMT)将另一已完成封装并经测试的BGA型式半导体封装件12藉焊球121电性连接至该基板10，最后再进行整体测试，以避免前述传统的多晶片模组所存在的已知良晶片(Known Good Die, KGD)的问题。然而，于前揭方法中，该半导体装置必须在该基板10上表面同时设置多数的焊线垫与焊球垫，以供该半导体晶片11与半导体封装件12电性连接至该基板10，不仅造成基板布局限制，同时必须使用高密度的制程，如积层基板(Build-Up substrate),导致生产成本的提升。因此，请参阅图1D，第5，783,870号美国专利揭露另一整合有多个晶片的半导体装置的类型，其将多个半导体封装件整合为单一的模组化的半导体装置(ModuleSemiconductor Device)。该模组化半导体装置于一第一半导体封装件12a上迭接一第二半导体封装件12b，并藉该第二半导体封装件12b的多个焊球121b焊接至该第一半导体封装件12a ;同理，第三半导体封装件12c与第二半导体封装件12b的迭接亦然，且该第一半导体封装件12a藉由多个焊球121a电性连接至基板10，使该第二半导体封装件12b与第三半导体封装件12c得以电性连接至该基板10，且该模组化的半导体装置所使用的半导体封装件12a，12b, 12c得先个别予以测试，俟测试通过后再加以迭接。然而，前述方法虽可利用一般基板解决多晶片模组所存在的已知良晶片(KnownGood Die, KGD)的问题。然而，该种具多个迭接半导体封装件的装置中，位于下层的半导体封装件还具有安置半导体晶片的晶片接置区。因此，仅能在该晶片接置区以外的其余部分的区域才可供上层半导体封装件的焊球进行焊接以电性连接至下层半导体封装件，也就是，使该电性连接区域(electrically-connecting area)大小受到限制,而影响到基板的电路布局性，遂亦局限往上层半导体封装件的输入/输出连接端(I/O Connect1n)的数量与布设，导致整体封装装置的设计灵活性(design flexibility)受到不利的影响。因此，如何藉由简单的制程技术与花费较少的成本，克服现有技术中的问题，实为业界迫切待解之题。
技术实现思路
鉴于上述现有技术的缺失，本专利技术的目的为提供一种，以在不改变现有机台的情况下，使后续设置的电子元件不受到限制。本专利技术的封装结构包括:基板，其具有多个第一连接垫及相对的顶面及外露该多个第一连接垫的底面；多个导电柱，其嵌埋于该基板中，且与该第一连接垫电性连接，该导电柱的端面并外露于该基板的顶面；多个第一凸块，其形成于该导电柱的端面上；多个第二凸块，其形成于该基板的顶面上，且该第二凸块的高度大于该第一凸块的高度；以及至少一第一电子元件，其设置于该基板的顶面上方，且与该第一凸块电性连接。为得到本专利技术的封装结构，本专利技术还提供一种封装结构的制法，其包括:提供一具有多个第一连接垫及相对的顶面及外露有该多个第一连接垫的底面的基板，该基板中嵌埋有多个与该第一连接垫电性连接的导电柱，且该导电柱外露于该基板的顶面；于该基板的顶面形成导电层；于该导电层上形成多个第一凸块及第二凸块，该第二凸块的高度大于该第一凸块的高度；移除该导电层未为该第二凸块及第一凸块所覆盖的部分；以及设置并电性连接至少一第一电子元件于该第一凸块上。由上可知，本专利技术主要藉由在该基板上形成多个高度大于第一凸块的第二凸块，并藉此使设置第一电子元件后，后续堆迭的第二电子元件能使该第一电子元件收纳于该第二电子元件、第二凸块与基板所形成的容置空间，而不仅能避免电性连接区域的大小受到限制，更能有效降低封装结构的高度。【附图说明】图1A至图1D为现有封装堆迭结构的制法的剖视图。图2A至图2D为本专利技术的基板的制法的剖视图。图3A至图31为本专利技术的封装结构的制法的剖视图，其中，图3G’为图3G的另一实施例。符号说明10 基板11 半导体晶片111 焊线12 半导体封装件12a 第一半导体封装件12b 第二半导体封装件12c第三半导体封装件121、121a、121b 焊球20、20’离型件20a第一表面20b第二表面200铁201金属材料21基板21a顶面21b底面210第一阻层210a第一开口211第一连接垫212第二阻层212a第二开口213导电柱213a端面214绝缘体22聚合物层22a开口23导电层24第三阻层24a第三开口24b第四开口25第一凸块26第四阻层26a第五开口27第二凸块270支撑部271连接部29表面处理层3第二电子元件3a容置空间30第一电子元件。【具体实施方式】以下藉由特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本专利技术的其他优点与功效。本专利技术也可藉由其他不同的具体实例加以施行或应用，本说明书中的各项细节也可基于不同观点与应用，在不悖离本专利技术的精神下进行各种修饰与变更。须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本专利技术可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本创作所能产生的功效及所能达成的目的下，均应仍落在本专利技术所揭示的
技术实现思路
得能涵盖的范围内。同时，本说明书中所引用的如「第一」、「第二」、「上」及「一」等用语，也仅为便于叙述的明了，而非用以限定本创作可实施的范围，其相对关系的改变或调整，在无实质变更
技术实现思路
下，当亦视为本专利技术可实施的范畴。请参阅图2A至图2D为显示本专利技术的基板的制法剖视图。如图2A所示，提供一具有相对的第一表面20a与第二表面20b的离型件20。于本实施例中，以表面形成有金属材料201的铁200组成的金属复合材料做为离型件20。于本专利技术的制法中，对于该金属材料的材质并未有特殊限制，仅需为可被蚀刻的金属即可。如图2B至图2C所示，于该离型件20的第本文档来自技高网...

【技术保护点】
一种封装结构的制法，包括：提供一具有多个第一连接垫及相对的顶面及外露有该多个第一连接垫的底面的基板，该基板中嵌埋有多个与该第一连接垫电性连接的导电柱，且该导电柱外露于该基板的顶面；于该基板的顶面形成导电层；于该导电层上形成多个第一凸块及第二凸块，该第二凸块的高度大于该第一凸块的高度；移除该导电层未为该第二凸块及第一凸块所覆盖的部分；以及设置并电性连接至少一第一电子元件于该第一凸块上。

【技术特征摘要】
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【专利技术属性】
技术研发人员：萧惟中，林俊贤，白裕呈，孙铭成，邱士超，
申请(专利权)人：矽品精密工业股份有限公司，
类型：发明
国别省市：中国台湾;71