本发明专利技术涉及一种集成电路，包括一个保护环结构，该保护环结构含有集成阱接头的保护环，以减小保护环结构所需的硅面积。在部分实施例中，保护环结构包括一个被内部和外部P-型保护环包围的N-型保护环。该N-型保护环具有交替的深N-阱和P-阱，形成在N-型外延层上，并且相互短接。内部和外部P-型保护环形成在P-阱中。N-型保护环交替的深N-阱和P-阱可以接地或保持浮动。通过集成N-型保护环中的P-阱接头，用于P-型保护环的P-阱接头或P-接头可以省去。
【技术实现步骤摘要】
本专利技术主要涉及半导体器件。确切地说，本专利技术是指一种用于CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)集成电路的紧凑保护环结构。
技术介绍
单片集成电路(IC)含有多个在半导体衬底上制备的有源器件。还会形成反常的寄生器件，导致器件之间发生不必要的串扰。形成在P-衬底上的CMOS集成电路通常包括一个寄生NPN晶体管，由P-衬底制成，一个N-阱和另一个N区。当寄生NPN晶体管触发形成PNPN结构时，会发生集成电路的闭锁。对于引入高压开关器件和额定电压控制器电路的功率集成电路来说，闭锁是一个非常严重的问题。功率集成电路上的功率器件开关时产生的瞬态电压，会终止寄生NPN晶体管的发射极和基极结的正向偏置，导致少数载流子注入衬底。偏置或非偏置的保护环结构，已用于在集成电路中引入寄生电流的器件或电路绝缘。利用保护环结构，收集注入到衬底中的不必要的少数载流子。例如，通常使用保护环，包围LDMOS晶体管，收集少数载流子，防止闭锁。传统的保护环结构通常占用很大的空间，需要配置很大的硅面积。图1表示一种包围着有源器件的传统的双保护环结构。图2表示沿线A-A’，图1所示的传统双保护环结构的剖面图。参见图1和图2，集成电路10形成在P-衬底12上，P-型外延层14形成在P-衬底12上。传统的保护环结构16通常包括一个由深N-阱20构成的N-型保护环，被P-型保护环包围在全部边上，P-型保护环由P-阱24构成。N-阱18可以形成在深N-阱20中。保护环结构16包围着要保护的有源器件22。例如，有源器件可以是形成在N-型掩埋层26的N-型LDMOS晶体管。保护环结构16的N-型保护环收集通过LDMOS晶体管器件22注入到衬底12中的少数载流子(电子)。当注入的电子重新复合时，保护环结构16的P-型保护环还在少数载流子(空穴)被N-阱20收集之前，收集产生的少数载流子。如图1所示，当要保护的有源器件形成在集成电路的边上时，保护环可以呈U形，包围有源器件22向内的对边。N-型保护环(N-阱/深N-阱18、20)可以是浮动的或连接到任意接地电势，或者连接到正电压源Vdd。N+扩散区30形成在N-阱/深N-阱中，以便与重叠接头(图中没有表示出)形成欧姆接触，以降低阱的电阻。P-型保护环(P-阱24)通常接地，利用P+扩散区，与重叠接头(图中没有表示出)形成欧姆接触，重叠接头也称为P-接头。在一些情况下，靠近有源器件的P-型保护环的P-阱，可以是浮动的，而在N-型保护环另一边上的P-型保护环的P-阱可以接地。因此，寄生NPN双极晶体管由N-型保护环构成，作为集电极，衬底12作为基极，有源器件22中的N-型掩埋层作为发射极。传统的保护环结构占用大量空间，增大了晶片尺寸和集成电路的成本。尤其是P-阱24的P-型掩埋层(PBL) 28和N-型保护环的N-型掩埋层(NBL) 26之间所需的最小间距，增加了配置保护环结构所需的硅面积。
技术实现思路
本专利技术的目标旨在改善现有技术中的一个或多个问题，因此提出以下有效的可选方案。本专利技术提供一种集成电路，包括:一个第一导电类型轻掺杂的半导体层；一个形成在半导体层中的有源器件，该有源器件至少部分形成在第二导电类型的第一掩埋层上；一个第一导电类型的第一保护环，形成在半导体层中，至少包围着有源器件的一部分；一个第二导电类型的第二保护环，形成在半导体层中，包围着第一保护环，该第二保护环包括第一导电类型的第一阱区，与第二导电类型的第二阱区交替排列，第一阱区和第二阱区形成在第二导电类型的第二掩埋层上，第一阱区和第二阱区相互短接，并且电耦合到地电压或浮动；一个第一导电类型第三保护环，形成在半导体层中，包围着第二保护环；其中第一和第三保护环不接受直连，并且偏置到与第二保护环中的第二导电类型的第二阱区相同的电势。其中，所述的第一、第二和第三保护环构成同心闭环，包围着有源器件。其中，所述的第一、第二和第三保护环构成同心开环，包围着至少一部分有源器件。其中，所述的第一和第三保护环都含有一个第一导电类型的阱区，形成在第一导电类型的第三掩埋层上，以及一个第一导电类型的重掺杂区，形成在阱区中。其中，每个第二保护环的第二阱区，还包括一个第二导电类型的深阱区，延伸到第二掩埋层，以及一个第二导电类型的重掺杂区，形成在深阱区中。其中，每个第二保护环的第二阱区，还包括一个第二导电类型的标准阱区，形成在深阱区中；所述的第二导电类型的重掺杂区形成在标准阱区中。其中，每个第二保护环的第一阱区，都包括一个第一导电类型的重掺杂区，形成在第一阱区中。其中，所述的第二保护环包括与第一阱区的重掺杂区和第二阱区重掺杂区电接触的接头，及电连接第二保护环中接头的导电层。其中，所述的接头包括对接接头，每个对接接头都与一对相邻的第一阱区和第二阱区电连接。其中，所述的第一导电类型为P-型，第二导电类型为N-型。本专利技术还提供一种用于制备集成电路的方法，包括:制备一个第一导电类型的半导体层，并且轻掺杂；在半导体层中制备一个有源器件，该有源器件至少部分形成在第二导电类型的第一掩埋层上；在半导体层中制备一个第一导电类型的第一保护环，至少包围着有源器件的一部分；在半导体层中制备一个第二导电类型的第二保护环，包围着第一保护环，该第二保护环包括第一导电类型的第一阱区与第二导电类型的第二阱区交替排列，第一阱区和第二阱区形成在第二导电类型第二掩埋层上，第一阱区和第二阱区短接在一起，并且电耦合至地电压或浮动；在半导体层中制备一个第一导电类型的第三保护环，包围着第二保护环；其中第一和第三保护环不接受直连，并且偏置到第二保护环中的第二导电类型的第二阱区相同的电势。其中，制备第一、第二和第三保护环，包括:制备第一、第二和第三保护环，作为同心闭环，包围着有源器件。其中，制备第一、第二和第三保护环，包括:制备第一、第二和第三保护环，作为同心开环，至少包围着有源器件的一部分。其中，制备第一和第三保护环，包括:在第一导电类型的第三掩埋层上，制备第一导电类型的阱区；并且在所述的第一导电类型的阱区中制备第一导电类型的重掺杂区。其中，制备第二保护环，包括:制备一个第二导电类型的深阱区，作为第二阱区，该深阱区延伸到第二掩埋层；并且在深阱区中，制备一个第二导电类型的重掺杂区。其中，制备第二保护环，还包括:在深阱区中，制备一个第二导电类型的标准阱区，所述的第二导电类型的重掺杂区形成在标准阱区中。其中，制备第二保护环，还包括:在第二保护环的每个第一阱区中，制备一个第一导电类型的重掺杂区。其中，制备第二保护环，还包括:制备与第一阱区和第二阱区的重掺杂区电接触的接头；并且制备一个导电层，电连接第二保护环中的接头。其中，制备与第一阱区和第二阱区的重掺杂区电接触的接头，包括:制备对接接头，每个对接接头都与一对相邻的第一阱区和第二阱区电连接。其中，所述的第一导电类型为P-型，第二导电类型为N-型。阅读以下说明并参照附图之后，本专利技术的其他目标和优势将更加显而易见，说明及附图并不用于局限本专利技术当前第1页1 2 3 本文档来自技高网...
【技术保护点】
一种集成电路，其特征在于，包括：一个第一导电类型轻掺杂的半导体层；一个形成在半导体层中的有源器件，该有源器件至少部分形成在第二导电类型的第一掩埋层上；一个第一导电类型的第一保护环，形成在半导体层中，至少包围着有源器件的一部分；一个第二导电类型的第二保护环，形成在半导体层中，包围着第一保护环，该第二保护环包括第一导电类型的第一阱区，与第二导电类型的第二阱区交替排列，第一阱区和第二阱区形成在第二导电类型的第二掩埋层上，第一阱区和第二阱区相互短接，并且电耦合到地电压或浮动；一个第一导电类型第三保护环，形成在半导体层中，包围着第二保护环；其中第一和第三保护环不接受直连，并且偏置到与第二保护环中的第二导电类型的第二阱区相同的电势。
【技术特征摘要】
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【专利技术属性】
技术研发人员：雪克·玛力卡勒强斯瓦密，
申请(专利权)人：万国半导体股份有限公司，
类型：发明
国别省市：美国;US
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