一种用于制备半导体功率器件的方法技术

一种半导体功率器件包括一个形成在重掺杂层上的轻掺杂层。一个或多个器件形成在轻掺杂层中。每个器件都包括一个本体区、一个源极区、以及一个形成在轻掺杂区中相应的沟槽中的一个或多个栅极电极。每个沟槽的深度都在第一维度上，宽度在第二维度上，长度在第三维度上。本体区的导电类型与轻掺杂层和重掺杂层相反。源极区形成在上表面附近。一个或多个深接触区形成在沿一个或多个沟槽附近的第三维度的一个或多个位置处。接触区在第一方向上从上表面开始，延伸到轻掺杂层中，并与源极区电接触。

【技术实现步骤摘要】

本专利技术主要涉及半导体功率场效应晶体管器件，尤其是用于制备改良型纳米沟槽 金属-氧化物半导体场效应晶体管（MOSFET)器件的新型结构及方法。
技术介绍
如今，沟槽型MOSFET器件广泛应用于电子器件中的电源开关。沟槽型MOSFET器 件与传统的MOSFET器件的不同之处在于，前者的栅极结构形成在沟槽中，使MOSFET器件的 面积最小，从而提高了 MOSFET器件的密度，降低了导通电阻。然而，通过减薄栅极氧化层提 高电流驱动，使栅极氧化层更容易受穿通现象的影响。 传统的配置与制备高压半导体功率器件的技术，在进一步提高性能方面要做不同 的取舍，因此仍然面临许多困难与限制。在沟槽型MOSFET器件等垂直半导体功率器件中， 漏源电阻（即导通状态电阻，通常用R dsA(即RdsX有源区）作为性能表征）以及功率器件 可承受的击穿电压之间存在一种取舍关系。 为了解决上述性能取舍所产生的困难及局限，必须研发新的器件结构。众所周知， 沟槽的底部必须有厚底部氧化物，以避免击穿过程中损坏栅极氧化物。而且，具有厚底部氧 化物可以降低栅漏电容。依据这种方法，在沟槽底部的裸露硅上生成一个二氧化硅层。通 常利用热氧化物进行该生长。然而，这种技术的缺点是热氧化物增加了工艺中所需的热量 消耗。 传统的屏蔽栅沟槽（SGT)MOSFET结构还降低反向转移电容C_，与MOSFET栅漏 电容C gd相等。由于屏蔽栅沟槽MOSFET具有许多有益的特点，因此在某些器件中比传统的 MOSFET以及传统的沟槽MOSFET更加适合。屏蔽栅沟槽MOSFET的栅漏电容Cgd很低、导通电 阻R dsm很低，晶体管的击穿电压很高。对于传统的沟槽MOSFET而言，在一个通道中放置多 个沟槽，在降低导通电阻的同时，还可以提高整体的栅漏电容C gd。引入屏蔽栅沟槽MOSFET 结构，通过将栅极与漂流区中的电场屏蔽，屏蔽电极连接源极电势，可以弥补该问题，从而 大幅降低栅漏电容。屏蔽栅沟槽MOSFET结构还具有漂流区中较高的多数载流子浓度，从而 提高器件的击穿电压，降低导通电阻。然而，SGT MOSFET结构在形成屏蔽电极和栅极电极 之间的电介质绝缘时遇到了困难，非箝位感应开关（UIS)困难，以及需要厚屏蔽氧化物优 化击穿电压。 提高击穿电压以及降低沟槽底部附近的栅漏电容的另一种传统工艺是，在沟槽栅 极中制备厚底部氧化物，在沟槽栅极下方浮动P-掺杂岛，以改善电场形状。浮动岛中的P -掺杂物电荷补偿，可以增大N-外延掺杂浓度，从而降低RdsA。此外，沟槽栅极中的厚底部氧 化物降低了栅漏耦合，从而降低栅漏电荷Q gd。该器件的另一优势在于，顶部外延层以及浮 动岛附近的底层都可以承受较高的击穿电压。然而，浮动P区的存在使器件开关时产生较 高的动态导通电阻。此外，高密度沟槽MOSFET需要自对准接触区，该工艺比较困难。而且， 即使使用了自对准的接触区结构，晶体管单元间距也局限在〇. 8-0. 85 μ m之间。 美国专利号5168331的专利中，Hamza Yilmaz提出了一种建立在沟槽结构中的金 属-氧化物-半导体场效应晶体管（MOSFET)，通过在界定晶体管栅极的绝缘层附近制备一 个屏蔽区，保护晶体管不受击穿电压的影响。该屏蔽区可能比其所在区域（通常为漂流或 漏极区）更加轻掺杂，也可能与其所在区域的导电类型相反，它形成在绝缘层和漂流或漏 极区之间的交界处的拐角附近，电压击穿最常发生在该处。 美国专利号7265415的专利中，Shenoy等人提出了一种沟槽MOS-栅极晶体管，包 括一个第一导电类型的第一区，构成一个带有第二导电类型阱区的P-N结。阱区具有一个 平底部分，以及比平底部分更深的部分。栅极沟槽延伸到阱区中。通道区在阱区中沿栅极 沟槽的外部侧壁延伸。栅极沟槽具有一个第一底部，在第一区中端接，以及一个第二底部， 在阱区较深的部分中端接，从而当晶体管处于导通状态时，阱区的较深部分就会阻止电流 流经这些位于阱区较深部分上方的通道区部分。 美国专利号6359306的专利中，Hideaki Ninomiya提出了一种沟槽-MOS栅极结构 器件，包括一个第一导电类型的衬底层；一个形成在第一导电类型层上的第二导电类型本 体层；一个形成在第二导电类型本体层上的第一导电类型源极层；多个相互平行的第一沟 槽，并且穿过第一导电类型源极层以及第二导电类型本体层，在第一导电类型衬底层中终 结。在每个沟槽中形成一个栅极电极。多个第二沟槽穿过第一导电类型源极层，在第二导电 类型本体层中终结，每个沟槽中都带有一个主电极。部分第二沟槽和部分第一导电类型源 极层在第一沟槽之间的区域中交替排布。虽然这种-MOS栅极结构器件具有高封装密度，低 比导通电阻（比导通电阻=晶圆面积乘以晶圆的导通电阻），但是当器件遇到雪崩击穿时， 该结构就会非常易损。另外，将触发嵌入式寄生三极管双极结型晶体管（双极型晶体管）， 在本地打开，显示负阻抗。该效应有时也称为双极晶体管快速复位现象。在芯片较小的区 域中，最常发生的是首先触发寄生三极管双极型晶体管，致使全部电流涌向较小的区域，过 度局域的热量造成器件损坏。 正是在这一前提下，提出了本专利技术所述的实施例。
技术实现思路
在一种实施方式中，本专利技术提供了一种半导体功率器件，包括：一个形成在第一导 电类型的重掺杂层上方的第一导电类型的轻掺杂层；一个或多个形成在轻掺杂层中的器 件，每个器件都包括一个与第一导电类型相反的第二导电类型的掺杂本体区；一个或多个 形成在轻掺杂层中的一个或多个相应的沟槽中的电绝缘栅极电极，以及一个源极区，其中 一个或多个沟槽中的每个沟槽深度都在第一维度（First dimension)上延伸，宽度在第二 维度（Second dimension)上延伸，长度在第三维度（Third dimension)上延伸，其中第一 维度垂直于重掺杂层的平面，其中第二和第三维度平行于重掺杂层的平面，其中掺杂本体 区形成在轻掺杂层上表面附近的一个或多个沟槽周围；其中源极区形成在所述的轻掺杂层 上表面附近的一个或多个沟槽周围，沿第三维度延伸；并且一个或多个第二导电类型的深 重掺杂接触区，沿第三维度形成在一个或多个沟槽附近的一个或多个位置上，其中一个或 多个深重掺杂接触区在第一维度上，从栅极电极的顶面下方的表面开始，延伸到一部分轻 掺杂层中，其深度与掺杂本体区的底部深度相近，其中一个或多个深重掺杂接触区与源极 区电接触。 上述的器件，一个或多个深重掺杂接触区在第一维度上，延伸到一个或多个沟槽 底部上方的一部分轻掺杂层中。 上述的器件，源极区是由一个第一导电类型的第一重掺杂区以及第一导电类型的 第二重掺杂区构成的，第一重掺杂区形成在上表面附近，从一个或多个沟槽中的第一沟槽 侧壁开始，延伸到第一沟槽周围的一个或多个沟槽中的第二沟槽的侧壁，第二重掺杂区在 第一沟槽侧壁附近。 上述的器件，源极区还包括第一导电类型的轻掺杂区，设置在第一沟槽的侧壁附 近的第一导电类型的第二重掺杂区下方，并与第二重掺杂区相交，沿第一维度延伸。 上述的器件，还包括一个第二导电类型的重掺杂区，设置在第一导电类型的第一 重掺杂区下方，并与第一重掺杂区相交。 上述的器件，源极区是由一个第一导本文档来自技高网...

【技术保护点】
一种用于制备半导体功率器件的方法，其特征在于，包括：在第一导电类型的重掺杂层上方，第一导电类型的轻掺杂层中，制备一个或多个沟槽；在一个或多个沟槽中，制备一个或多个电绝缘栅极电极，其中一个或多个沟槽中的每个沟槽的深度都在第一维度上延伸，宽度在第二维度上延伸，长度在第三维度上延伸，其中第一维度垂直于重掺杂层的平面，其中第二和第三维度平行于重掺杂层的平面；在轻掺杂层上表面附近的一个或多个沟槽周围，制备一个掺杂本体区，其中本体区为第二导电类型，第二导电类型与第一导电类型相反；在上表面周围，以及一个或多个沟槽中附近，制备一个源极区，其中源极区为重掺杂第一导电类型；在一个或多个沟槽附近的一个或多个位置上，制备一个或多个深重掺杂接触区，沿第三维度，其中一个或多个深重掺杂接触区在第一方向上从上表面开始，延伸到轻掺杂层中，其中一个或多个深重掺杂接触区与源极区电接触；在一个或多个沟槽中的一个或多个沟槽附近的台面结构中的源极区中，制备一个延长的开口，其中开口中的一部分掺杂本体区从源极区裸露出来；并且在台面结构的延长开口中制备一个有源晶体管单元接触区，其中有源晶体管单元接触区与一个或多个深重掺杂接触区中的一个或多个深重掺杂接触区电接触。...

【技术特征摘要】
...

【专利技术属性】
技术研发人员：哈姆扎·耶尔马兹，伍时谦，丹尼尔·卡拉夫特，马督儿·博德，安荷·叭剌，潘继，李亦衡，金钟五，
申请(专利权)人：万国半导体股份有限公司，
类型：发明
国别省市：美国;US