一种直接传送推进存储器包括存储器单元的阵列，各个存储器单元具有比特级信元的序列以存储字节大小或字大小的信息，所述字节大小或字大小的信息同步地沿着与比特级信元的序列的方向正交的方向逐步传送，各个比特级信元包括被配置为累积信元电子的电子存储区域。对象存储器单元中的电子存储区域(192j-1)中累积的信元电子被直接传送至与对象存储器单元相邻的下一存储器单元中指派的相邻电子存储区域(192j)，所述信元电子的所述传送由控制信号来直接控制，而不使用逻辑门电路的组合功能。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种适用于计算机系统的新类型的推进存储器的结构，其以低能耗高速操作，另外，本专利技术涉及使用这种新类型的推进存储器的计算机系统。
技术介绍
本专利技术的专利技术人已经提出了包括处理器和被称为“推进主存储器”的新主存储器的推进存储器计算机组织架构(参见专利文献(PTL) I)。PTLl中所提出的推进存储器计算机的处理器包括:控制单元，其具有被配置为生成时钟信号的时钟发生器；以及算术逻辑单元，其被配置为与时钟信号同步地执行算术和逻辑运算。并且，所提出的推进主存储器包括存储器单元(通常称为位置)的阵列，各个存储器单元具有字节大小或字大小的单元信息、阵列的输入端子和阵列的输出端子。然后，所提出的推进主存储器将信息存储在各个存储器单元中，并且与时钟信号同步地逐步将所述信息朝着输出端子传送，以向处理器主动地并且顺序地提供所存储的信息，使得算术逻辑单元可利用所存储的信息执行算术和逻辑运算。另外，算术逻辑单元中的处理结果被发送给推进主存储器，例外的是在指令移动的情况下，仅存在从推进主存储器至处理器的单向指令流。依据PTLl中所述的推进存储器计算机架构，由于实现推进主存储器的存储器单元阵列中的各个存储器单元具有比特级信元序列以存储字节大小或字大小的信息，所以字节大小或字大小的信息与时钟信号同步地沿着水平数据传送线逐步传送，因此，该推进主存储器中不需要各个比特级信元的随机存取操作。然后，由于归因于处理器芯片与传统主存储器芯片或传统高速缓冲存储器芯片之间的布线的瓶颈以及并行处理器中的所有单元之间的瓶颈(这些瓶颈固有地存在于传统计算机系统中)可被去除，可实现功耗非常低的非常高速的操作。在PTLl所提出的推进存储器计算机中，作为示例提出了通过钟控(clocked)与运算辅助的传送字节大小或字大小的信息的方式。为了建立钟控与门的组合功能，各个比特级信元中需要多个晶体管，并且推进存储器的操作通过钟控与门中的延迟来实现。引用列表专利文献W0 2011/010445A1
技术实现思路
(技术问题)鉴于这些背景，本专利技术的目的是提供一种具有同步系统的推进存储器的新方案，其中，可通过控制信号的控制同步地沿着水平数据传送线逐步地直接传送字节大小或字大小的信息，而无需逻辑门电路的组合功能(例如，与门的功能)的辅助，从而简化推进存储器的结构。(问题的解决方案)本专利技术的第一方面涉及一种直接传送推进存储器，其包括存储器单元阵列，各个存储器单元具有比特级信元序列以存储字节大小或字大小的信息，所述字节大小或字大小的信息同步地沿着与比特级信元序列的方向正交的方向逐步传送，各个比特级信元包括被配置为累积信元电子的电子存储区域。在本专利技术中，在电子存储区域中累积的电子被称为“信元电子”。在本专利技术的第一方面中，对象存储器单元中的电子存储区域之一中累积的信元电子被直接传送至与对象存储器单元相邻的下一存储器单元中指派的相邻电子存储区域，信元电子的所述传送由控制信号来直接控制，而不使用逻辑门电路的组合功能。在本专利技术的第一方面中，信元电子的传送可通过电子在电子存储区域之一与相邻电子存储区域之间设置的绝缘体处的量子隧穿来建立，或者另选地，通过诸如经典电子传输机制(类似于电子耦合器件(CCD)中采用的机制)的另一机制来建立。本专利技术的第二方面涉及一种包括处理器和直接传送推进主存储器的计算机系统，所述直接传送推进主存储器被配置为主动地并且顺序地向所述处理器提供存储的信息，使得所述处理器能够利用所存储的信息来执行算术和逻辑运算，所述直接传送推进主存储器包括存储器单元阵列，各个存储器单元具有比特级信元序列以存储字节大小或字大小的信息，各个比特级信元包括被配置为累积信元电子的电子存储区域。在本专利技术的第二方面中，对象存储器单元中的电子存储区域之一中累积的信元电子被直接传送至与对象存储器单元相邻的下一存储器单元中指派的相邻电子存储区域，信元电子的所述传送由控制信号来直接控制，而不使用逻辑门电路的组合功能。类似于本专利技术的第一方面，在本专利技术的第二方面中，信元电子的传送可通过电子在电子存储区域之一与相邻电子存储区域之间设置的绝缘体处的量子隧穿来建立，或者通过诸如经典电子传输机制的另一机制来建立。【附图说明】图1示出存储器单元阵列的阵列的电路层级表示的示例，其中，多个比特级信元沿着垂直方向排列，各个比特级信元阵列实现存储器单元之一，其分别由指派给存储器单元的控制线之一来控制，以实现根据本专利技术的实施方式的直接传送推进存储器；图2示出根据本专利技术的实施方式的代表性存储器单元的详细内部配置，以标号示出了各个比特级信元；图3示出实现根据本专利技术的实施方式的直接传送推进存储器的半导体芯片上的存储器单元的全局阵列；图4(a)示出控制信号CLOCKl的三元波形，图4(b)示出控制信号CL0CK2的三元波形，图4 (c)示出控制信号CL0CK3的三元波形，其各自分别以不同的相位在低(L)、中(M)和高(H)电平的三电平之间摆动，并且示出三个控制信号CL0CKUCL0CK2和CL0CK3实现三相三元时钟；图5示出半导体芯片上的实际存储器单元阵列的平面图，其对应于图1所示的存储器单元阵列的电路层级表示的一部分。图6示出在图5所示的平面图中在线V1-VI上截取的比特级信元阵列的示意性横截面图；图7示出在图5所示的平面图中在线VI1-VII上截取的比特级信元阵列的示意性横截面图；图8(a)示出在根据本专利技术的实施方式的直接传送推进存储器中在t。与h之间的时间间隔具有三元时钟信号的控制电极的三相电势分布，图8(b)示出相邻浮动栅极之间的对应量子隧穿，分别在三个相邻浮动栅极的集合中指派单个虚设信元，各个虚设信元随信元电子前进；图9(a)示出在根据本专利技术的实施方式的直接传送推进存储器中在^与t2之间的时间间隔具有三元时钟信号的控制电极的三相电势分布，图9(b)示出相邻浮动栅极之间的对应量子隧穿，分别在三个相邻浮动栅极的集合中指派单个虚设信元，各个虚设信元随信元电子前进；图10(a)示出在根据本专利技术的实施方式的直接传送推进存储器中在七2与t3之间的时间间隔具有三元时钟信号的控制电极的三相电势分布，图10(b)示出相邻浮动栅极之间的对应量子隧穿，分别在三个相邻浮动栅极的集合中指派单个虚设信元，各个虚设信兀随信兀电子前进；图11示出在根据本专利技术的实施方式的直接传送推进存储器中在时间和空间域中信元电子的直接传送的三相行为，在空间域中周期性地指派多个虚设信元，各个虚设信元随信元电子前进，在空间域中信元电子的直接传送由箭头示出；图12(a)示出在根据本专利技术的实施方式的直接传送推进存储器中在t。与h之间的时间间隔具有二元时钟信号的控制电极的三相电势分布，图12(b)示出相邻浮动栅极之间的对应量子隧穿，分别在三个相邻浮动栅极的集合中指派电子完全耗尽的理想虚设信元，各个理想虚设信元随信元电子前进；图13(a)示出在根据本专利技术的实施方式的直接传送推进存储器中在^与t2之间的时间间隔具有二元时钟信号的控制电极的三相电势分布，图13(b)示出相邻浮动栅极之间的对应量子隧穿，分别在三个相邻浮动栅极的集合中指派电子完全耗尽的理想虚设信元，各个理想虚设信元随信元电子前进；图14(a)示出在根据本专利技术的实施方式的直接传送推进存储器中在七2与t本文档来自技高网...
【技术保护点】
一种包括存储器单元的阵列的直接传送推进存储器，各个所述存储器单元具有比特级信元的序列以存储字节大小或字大小的信息，所述字节大小或字大小的信息同步地沿着与所述比特级信元的序列的方向正交的方向逐步传送，各个所述比特级信元包括被配置为累积信元电子的电子存储区域，其中，对象存储器单元中的所述电子存储区域中的一个电子存储区域中累积的所述信元电子被直接传送至与所述对象存储器单元相邻的下一存储器单元中指派的相邻电子存储区域，所述信元电子的所述传送由控制信号来直接控制，而不使用逻辑门电路的组合功能。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：中村维男，迈克尔·J·弗林，
申请(专利权)人：中村维男，迈克尔·J·弗林，
类型：发明
国别省市：日本;JP
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