可重构逻辑器件制造技术

本发明专利技术可提供一种面积小且重构性高的可重构逻辑器件。本发明专利技术是一种可重构逻辑器件，具有多个多查找表单元，且根据构成数据信息而构成多个逻辑电路，且各个多查找表单元具备：构成存储器，存储构成数据；数据输入线；数据输出线；以及可重构逻辑多路复用器，响应所述构成数据而选择性地使从所述数据输入线的数据输入与向所述数据输出线的所述数据输出结合，及/或，响应所述构成数据而将对于所述数据输入进行逻辑运算所得的数据向所述数据输出线进行数据输出；且利用所述数据输入线及所述数据输出线将邻近的所述多查找表连接。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种可重构逻辑器件。
技术介绍
FPGA (Field-Programmable Gate Array，现场可编程门阵列)等可重构(可编程或可写入)的半导体装置是因为由其可再写入性所赋予的灵活性而被广泛使用(例如专利文献I)。通常的岛型(islandstyle)FPGA 包含逻辑要素 CLB (Configurable LogicBlocks,可配置逻辑块)、开关要素SB、CB及输入输出要素Ι0Β。逻辑要素CLB是实现组合电路的可编程要素，CLB各自包含数据触发器(DFF)、或LUT (Look Up Table，查找表)等。k输入的LUT (k_LUT)是使用2的k次方个SRAM (StaticRandom Access Memory，静态随机存取存储器)胞，而实现k变数的函数。例如为以下方式:将任意的逻辑函数的真值表保持在SRAM，根据输入而参照真值表进行输出。而且，为了在使逻辑功能部分链接的CLB间产生信号路径，在CLB间配置可切换信号路径的开关要素CB、SB。开关要素CB是设定在逻辑块LB与配线信道之间的要素，且开关要素SB是在纵向与横向的配线交叉的部分进行纵横的配线间的设定的要素。所谓输入输出要素Ι0Β，是指承担器件的输入输出与逻辑要素LB之间的接口的作用的构成要素。申请人或专利技术者正在开发一种利用存储元单元实现电路构成的aMPLD (Memory-based Programmable Logic Device，基于存储器的可编程逻辑器件)”(注册商标)JPLD是例如示于下述专利文献I中。MPLD是将称为MLUT (Multi Look-Up-Table，多查找表)的存储器阵列相互连接。MLUT是存储真值数据而构成配线要素及逻辑要素。MPLD是通过将该MLUT排列成阵列状并相互连接而实现与FPGA大致同等的功能。而且，MPLD是通过利用真值表数据将MLUT用作逻辑要素与配线要素两者而使逻辑区域与配线区域具有灵活性的器件(例如专利文献2)，与具有存储元单元间的连接所专用的切换电路的FPGA不同。
技术介绍
文献专利文献专利文献1:国际公开第2002/538652号专利文献2:国际公开第2007/060763号
技术实现思路
如上所述，FPGA为可重构装置，但面积大于ASIC (Applicat1n SpecificIntegrated Circuit，专用集成电路)。其原因在于，配线与开关占据整体面积的约70?80%。而且，FPGA是通过逻辑要素与配线要素各不相同的装置来实现，所以重构上存在限制。根据本专利技术的一实施方式，提供一种面积小且重构性高的可编程逻辑器件。解决所述问题的实施方式是由以下项目组表示。1.一种可重构逻辑器件，具有多个多查找表单元，且根据构成数据信息而构成多个逻辑电路；且各个多查找表单元具备:构成存储器，存储构成数据；数据输入线；数据输出线；以及可重构逻辑多路复用器，响应所述构成数据而选择性地使从所述数据输入线的数据输入与向所述数据输出线的所述数据输出结合，及/或，响应所述构成数据而将对于所述数据输入进行逻辑运算所得的数据向所述数据输出线进行数据输出；且利用所述数据输入线及所述数据输出线将邻近的所述多查找表连接。2.根据项目I所述的可重构逻辑器件，其构成为，所述构成数据包含规定逻辑运算值及/或接线路径的多个真值表数据，且根据所述数据输入而选择所述多个真值表数据中的任一个。3.根据项目I或2所述的可重构逻辑器件，其中所述可重构多路复用器存在多个，且针对所述数据输入线的方向与所述数据输出线的方向的每一种组合而设置。4.根据项目I至3中任一项所述的可重构逻辑器件，其还具备保持部，所述保持部是保持从所述构成存储器读出的构成数据，并且将所述保持的构成数据输出到所述可重构逻辑多路复用器。5.根据项目I至4中任一项所述的可重构逻辑多路复用器，其中所述可重构逻辑多路复用器是根据从所述数据输入线的数据输入，选择并输出保持在所述保持部的构成数据中的任一个。6.根据项目I至5中任一项所述的可重构逻辑多路复用器，其中所述多查找表的数据输入线是连接于邻接的另一所述多查找表的数据输出线。7.根据项目I至6中任一项所述的可重构逻辑器件，其中所述构成存储器包含针对每一数据输出方向所准备的多个构成存储器。8.根据项目I至7中任一项所述的可重构逻辑器件，其具备在输出到所述构成存储器的地址的输入时序产生时钟的时钟转换检测部，且所述构成存储器是与所述时钟同步地动作。9.根据项目I至8中任一项所述的可重构逻辑器件，其构成为，所述构成存储器存储多个构成数据，所述多个构成数据中的任一个被输出到连接于所述构成存储器的第二地址线的第二数据输出线，根据所述第二地址线的输入而特定出所述多个真值表数据。10.根据项目I至9中任一项所述的可重构逻辑器件，其构成为，所述构成存储器存储多个构成数据，且根据与外部连接的第二地址线的输入而特定出所述多个真值表数据。11.一种控制方法，是具有多个多查找表单元且根据构成数据信息而构成多个逻辑电路的可重构逻辑器件的控制方法；且各个多查找表单元具备:数据输入线；数据输出线；以及可重构逻辑多路复用器；且通过所述数据输入线及所述数据输出线而连接于邻近的所述逻辑部；所述可重构逻辑多路复用器是响应所述真值表数据而选择性地将从所述数据输入线的数据输入与向所述数据输出线的所述数据输出结合；响应所述真值表数据而将对于所述数据输入进行逻辑运算所得的数据向所述数据输出线进行数据输出。12.根据项目11所述的控制方法，其中所述可重构逻辑器件还具备保持部，所述保持部是保持从所述构成存储器读出的构成数据，并且将所述保持的构成数据输出到所述可重构逻辑多路复用器；且所述可重构逻辑多路复用器是根据从所述数据输入线的数据输入，而选择并输出保持在所述保持部的构成数据中的任一个。13.根据项目11或12所述的控制方法，其中可重构逻辑器件具备在输出到所述构成存储器的地址的输入时序产生时钟的时钟转换检测部，且所述构成存储器是与所述时钟同步地动作。14.一种程序，用来控制可重构逻辑器件，且所述可重构逻辑器件是:具有多个多查找表单元，且根据构成数据信息而构成多个逻辑电路；各个多查找表单元具有:构成存储器，存储构成数据；数据输入线；以及数据输出线；且使所述多查找表单元执行如下处理:选择性地将从所述数据输入线的数据输入与向所述数据输出线的所述数据输出结合；响应所述构成数据而将对于所述数据输入进行逻辑运算所得的数据向所述数据输出线进行数据输出。15.一种存储媒体，其存储根据项目14所述的程序。本实施方式的半导体装置可提供一种面积小且重构性高的半导体装置。【附图说明】图1是表示本实施方式的半导体装置的整体构成的一个示例的图。图2是表示2方向配置的MLUT阵列的一个示例的图。图3是表示4方向配置的MLUT阵列的一个示例的图。图4A是表示2方向配置的MLUT的信号线的配置例的图。图4B是表示2方向配置的MLUT的一个示例的图。图5是表不构成存储器的一个不例的图。图6A是表示时钟转换检测部的一个示例的图。图6B是时钟转换检测部的时序图的一个示例。图6C是时钟转换检测部中的地址与所产生的时钟的时序图的一个示例。图7A是表示4方本文档来自技高网...

【技术保护点】
一种可重构逻辑器件，具有多个多查找表单元，且根据构成数据信息而构成多个逻辑电路；且各个多查找表单元具备：构成存储器，存储构成数据；数据输入线；数据输出线；以及可重构逻辑多路复用器，响应所述构成数据而选择性地使从所述数据输入线的数据输入与向所述数据输出线的所述数据输出结合，及/或，响应所述构成数据而将对于所述数据输入进行逻辑运算所得的数据向所述数据输出线进行数据输出；且利用所述数据输入线及所述数据输出线将邻近的所述多查找表连接。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：佐藤正幸，佐藤幸志，胜满德，志水勋，
申请(专利权)人：太阳诱电株式会社，
类型：发明
国别省市：日本;JP