一种用于实现线路速度互连结构的方法技术

一种用于线路速度互连处理的方法。该方法包括从输入通信路径接收初始输入，通过利用第一阶段互连并行处理器，执行对所述初始输入的预分类，以创建中间输入，以及通过利用第二阶段互连并行处理器，执行对所述中间输入的最终组合和分割，以创建结果输出。该方法还包括以线路速度将所述结果输出传输出所述第二阶段。

【技术实现步骤摘要】
【国外来华专利技术】【专利说明】相关串请的交叉引用本申请要求2013年3月15日递交的、Mohammad A.Abdallah的名为“A METHODFOR IMPLEMENTING A LINE SPEED INTERCONNECT STRUCTURE”、专利申请号为61/852389 的共同未决共同转让的美国临时专利申请的权益，其全部内容被结合于此。
本申请一般涉及数字计算机系统，更具体地，涉及用于选择包括指令序列的指令的系统和方法。
技术介绍
要求处理器处理多个或依赖性的或完全独立的任务。这种处理器的内部状态通常包括寄存器，该寄存器可以保持程序执行的每个特定瞬间的不同值。在程序执行的每个瞬间，内部状态图像被称作处理器的体系架构状态。当代码执行被切换以运行另一函数(例如，另一线程、进程或程序)时，则不得不保存机器/处理器的状态，使得新的函数可以利用内部寄存器来构建其新的状态。一旦新的函数被终止，则可丢弃其状态，并且将恢复之前的上下文的状态，并且执行继续。这种切换处理被称为上下文切换，并且通常包括数十或成百个周期，特别是针对利用大数量的寄存器(例如，64，128，256)和/或乱序执行的现代体系架构而言。在线程感知的硬件体系架构中，对硬件来说支持针对有限数量的硬件支持的线程的多个上下文状态是正常的。在该情形中，针对每个所支持的线程，硬件复制所有体系架构状态元件。这消除了当执行新线程时进行上下文切换的需要。但是，这仍具有多个缺陷，即针对每个硬件中所支持的额外线程，复制所有体系架构状态元件(即，寄存器)的区域、功率和复杂度。另外，如果软件线程的数量超过硬件明确支持的线程的数量，则必须仍执行上下文切换。这变得很平常，因为基于要求大量线程的精确粒度，并行化是需要的。带有复制的上下文状态硬件存储器的硬件线程感知的体系架构对非线程化软件代码无益，并且仅减少了线程化的软件的上下文切换次数。但是，那些线程通常被构建用于粗粒度并行化，并且导致用于初始化和同步的繁重的软件开销，使得诸如函数调用和循环并行执行之类的细粒度并行化没有高效的线程初始化/自动生成。这种所描述的开销伴随有针对非明确/容易并行化/线程化的软件代码利用现有技术的编译器或用户并行化技术来进行对这种代码的自动并行化的困难。
技术实现思路
在一个实施例中，本专利技术被实现为一种用于线路速度互连处理的方法。该方法包括从输入通信路径接收初始输入，通过利用第一阶段互连并行处理器，执行对所述初始输入的预分类，以创建中间输入，以及通过利用第二阶段互连并行处理器，执行对所述中间输入的最终组合和分割，以创建结果输出。该方法还包括以线路速度将所述结果输出传输出所述第二阶段。前述是概要，并且因此必须包括简化、概括，以及省略细节；因此，本领域技术人员将理解，该概要是阐释性的，并且不意欲以任何方式限制。鉴于以下给出的非限制性详细的描述，完全由权利要求所限定的本专利技术的其他方面、创造性特征和优势将变得明显。【附图说明】本专利技术由示例示出，而非限制，在附图的示图中，相似的参考标号指相似的元件。图1示出了根据本专利技术的一个实施例的线路速度互连结构的概略图。图2示出了根据本专利技术的一个实施例的对线路速度互连结构的联网实现的概述。图3示出了根据本专利技术的一个实施例的由线路速度互连结构所使用的处理的某些术语。图4示出了根据本专利技术的一个实施例的如何使用FB值和NP值的第二示图。图5示出了根据本专利技术的一个实施例的示出了初始位置/分组号码、新的分组中的新的位置号码，以及结果输出分组号码之间的关系的另一示图。图6示出了根据本专利技术的一个实施例的上述模2评估方程的操作的更加详细的示图。图7描述了根据本专利技术的一个实施例的高速缓存访问实现的操作，其中高速缓存的访问被重新定位并布置到针对存储器层级的高速缓存线的大小对齐的新的发出的高速缓存访问中。图8示出了根据本专利技术的一个实施例的、根据高速缓存端口的重新映射处理的示图。图9示出了根据本专利技术的一个实施例的、根据高速缓存端口的两阶段重新映射处理的示图。图10描述了根据本专利技术的一个实施例的计算机指令实现的操作，其中计算机指令被重新定位并融合或分成新的发出的计算机指令。图11描述了根据本专利技术的一个实施例的仲裁器实现的操作，其中不同的源针对多个发出的目的地被仲裁。图12示出了根据本专利技术的一个实施例的仲裁器实现的另一示图，其中不同的源针对多个发出的目的地被仲裁。图13示出了根据本专利技术的一个实施例的仲裁器实现的另一示图，其中不同的源针对多个发出的目的地被仲裁。图14示出了根据本专利技术的一个实施例的对示出了模2评估方程的电子表格的图形描绘。图15示出了根据本专利技术的一个实施例的对累积和评估处理的操作。图16示出了根据本专利技术的一个实施例的、描绘了用于并行执行累积和评估的电路的不图。图17示出了根据本专利技术的一个实施例的执行对累积和的评估的电路的示图。图18示出了根据本专利技术的一个实施例的执行对累积和的评估的第二电路的示图。图19示出了并行加法器实现的示例性体系架构。图20示出了根据本专利技术的一个实施例的、描绘了并行进位保存加法器的示图。图21示出了根据本专利技术的一个实施例的阶段优化高速度并行加法器的实施例。【具体实施方式】虽然已经与一个实施例一起描述了本专利技术，但是，本专利技术并不意欲限制为此处所给出的具体形式。相反，意欲覆盖这种替换例、修改例和等同例，只要能合理地被包括在所附权利要求所限定的本专利技术的范围内即可。在以下的详细的描述中，已经给出了众多具体的细节，诸如具体的方法顺序、结构、元件和连接。但是，应理解，无需利用这些以及其他具体细节来实践本专利技术的实施例。在其他情况中，已经省略了已知的结构、元素或连接，或者未以特定细节来描述，以便避免不必要地模糊本描述。本说明书中对“一个实施例”或“实施例”的引用意欲指示与实施例一起描述的特定特征、结构或特点被包括在本专利技术中的至少一个实施例中。本说明书中各处所出现的短语“在一个实施例中”并不必须都指相同的实施例，单独的或可替换的实施例也并非与其他实施例互斥。另外，描述了各种特征，其可有某些实施例而非其他实施例展现。类似地，描述了各种要求，其可能是某些实施例而非其他实施例的要求。之后的详细描述的某些部分以流程、步骤、逻辑块、处理、以及对计算机存储器内的数据比特的操作的其他符号表示的方式呈现。这些描述和表示是数据处理领域的技术人员用来最有效地将他们的工作传达给其他本领域技术人员的手段。此处的流程、计算机执行的步骤、逻辑块、处理等一般被看作为导致所希望的结果的步骤或指令的自洽序列。步骤是要求对物理量进行的物理操纵。通常，虽然不是必须的，这些量以计算机可读存储介质的电或磁信号的形式存在，并且能够在计算机系统中被存储、转移、组合、比较，以及否则操纵。主要出于通用原因，将这些信号称为比特、值、元素、符号、字符、术语、数字等有时已经被证实为很方便。但是，应牢记，所有这些和类似的术语要与合适的物理量相关联，并且仅仅是应用到这些量的方便的标签。除非特别声明，否则从以下的讨论中很显然，应理解，遍及本专利技术，利用诸如“处理”、或“访问”、或“写入”、或“存储”、或“复制”等之类的术语的讨论指计算机系统或类似电子计算设备的动作和处理，该电子计算设备操纵并将计算机系统的寄存器和存储器以及其他计算机可本文档来自技高网...

【技术保护点】
一种用于线路速度互连处理的方法，包括：从输入通信路径接收初始输入；通过利用第一阶段互连并行处理器，执行对所述初始输入的预分类，以创建中间输入；通过利用第二阶段互连并行处理器，执行对所述中间输入的最终组合和分割，以创建结果输出；以及以线路速度将所述结果输出传输出所述第二阶段。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：穆罕默德·阿布达拉，
申请(专利权)人：索夫特机械公司，
类型：发明
国别省市：美国;US