在存储器系统中并行地使用具有NMOS通过门和PMOS通过门两者的SRAM单元技术方案

存储器系统(290)包括第一存储器单元(292)和第二存储器单元(294)。每个第一存储器单元(292)包括：包括NMOS晶体管的第一和第二通过门。每个第二存储器单(294)元包括：包括PMOS晶体管的第一和第二通过门。第一存储器单元(292)由电压供应的一个极(VDD)预充电。第二存储器单元(294)由该电压供应的相反极(VSS)预充电。本发明专利技术还提供了分段的字线。

【技术实现步骤摘要】
【国外来华专利技术】【专利说明】在存储器系统中并行地使用具有NMOS通过门和PMOS通过门两者的SRAM单元相关串请的交叉引用本申请要求2013年10月30日提交的美国实用申请第14/066，796号的优先权以及2012年11月12日提交的美国临时申请第61/725，163号的权益。上面参考的申请的全部公开以引用的方式并入本文。本申请涉及2013年10月30提交(代理人案号MP5020)的名称为“SRAM CellsSuitable for Fin Field-Effect Transistor (FinFET) Process”的美国申请第 14/066，817号。上述参考的全部公开以引用的方式并入本文。
本公开涉及存储器系统，并且具体地涉及包括使用PMOS通过门(pass gate)和NMOS通过门两者的静态随机存取存储器(SRAM)单元的存储器系统。
技术介绍
此处提供的背景说明是为了总体上介绍本公开的背景。在背景部分描述的范围内的当前署名的专利技术人的工作、以及本说明中可能不足以作为申请时的现有技术的各个方面，既不明显地也非隐含地被承认为与本公开相抵触的现有技术。现在参考图1，静态随机存取存储器(SRAM)单元10示出为包括布置为通过门的NMOS晶体管14和18。晶体管对22和24中的每一个都包括具有连接至Vdd的第一端子的PMOS晶体管和具有连接至Vss的第二端子的NMOS晶体管。晶体管14和18包括连接至字线(WL) 40的栅极和分别连接在晶体管对22和24与位线BL 42和BLB44之间的第一和第二端子。如果字线没有被断言(assert)，那么晶体管14和18使SRAM单元10与位线BL 42和BLB 44断开连接。通过对位线BL 42和BLB 44进行预充电、并且然后断言字线WL40，来开始读出周期，这使能了晶体管14和18两者。然后，通过将BL或者BLB保持在其预充电值、并且使BLB或者BL放电，向位线传输由晶体管对22和24储存的值。感测放大器(未示出)感测BL或者BLB是否具有更高的电压以确定储存了 I或者O。在写入周期期间，将待写入的值应用于位线BL 42和BLB 44。当写入O时，通过将BL或者BLB设置为I并且将BLB或者BL设置为0，来将O应用于位线。这与将复位脉冲应用于SR锁存器相似，其使触发器改变状态。通过使位线BL 42和BLB 44的值反转，来写入1然后断言字线40，并且锁存待储存的值。SRAM设计将NMOS晶体管用于通过门，这是因为对于给定的尺寸，NMOS晶体管具有比PMOS晶体管更高的驱动强度(Idsat)。相较于使用PMOS通过门的SRAM单元，更高的驱动强度向SRAM单元提供了更高的读出性能、更小的面积和减少的功耗。图2示出了包括连接在一起的SRAM单元102-1、102-2、…、102-T(统称为SRAM单元102)的字线段(segment) 100的一个示例，其中T是大于I的整数。字线段100还包括:包括两个反相器108和110的缓冲器106。每个SRAM单元102都将NMOS晶体管用作通过门，如上面描述的。图3示出了包括连接在一起的字线段100-1、100-2.....100-R(统称为字线段100)的存储器行118，其中R是大于I的整数。字线解码器/驱动器120生成控制信号以驱动字线段100。在图3中的示例中，R = 4，以及存在与存储器行118相关联的总计2X4=8个反相器。
技术实现思路
存储器系统包括第一存储器单元和第二存储器单元。每个第一存储器单元都包括:包括NMOS晶体管的第一和第二通过门。每个第二存储器单元都包括:包括PMOS晶体管的第一和第二通过门。第一存储器单元由电压供应的一个极预充电。第二存储器单元由该电压供应的相反极预充电。在其他特征中，第一预充电电路连接至电压供应的一个极并且连接至第一存储器单元。第二预充电电路连接至电压供应的相反极并且连接至第二存储器单元。在其他特征中，该存储器包括第一字线段和第二字线段。每个第一字线段都包括多个第一存储器单元。每个第二字线段都包括多个第二存储器单元。该第一字线段中的第一字线段布置在该第二字线段中的第二字线段之间。在其他特征中，第一存储器单元和第二存储器单元包括静态随机存取存储器(SRAM)单元。在其他特征中，每个第一字线段都包括:包括单个反相器的缓冲器，以及每个第二字线段都包括:包括单个反相器的缓冲器。在其他特征中，在第一字线段中的第一存储器单元的第一位线通过电压供应的一个极而选择性地预充电。在第二字线段中的第二存储器单元的第二位线通过电压供应的相反极而选择性地预充电。存储器阵列包括:包括多个第一字线段的第一阵列。多个第一字线段中的每一个都包括多个第一存储器单元。多个第一存储器单元中的每一个都包括:包括NMOS晶体管的第一和第二通过门。第二阵列包括多个第二字线段。多个第二字线段中的每一个都包括多个第二存储器单元。多个第二存储器单元中的每一个都包括:包括PMOS晶体管的第一和第二通过门。字线解码器/驱动器连接至多个第一字线段的第一字线和多个第一字线段的第二字线。由详细说明、权利要求书和附图，本公开的另外的适用领域将变得显而易见。详细说明和特定示例意在仅仅出于图示之目的，并不意在限制本公开的范围。【附图说明】 图1是根据现有技术的使用NMOS晶体管的SRAM单元的一个示例的电气原理图。图2是根据现有技术的字线段的电气原理和功能性框图，该字线段包括多个反相器和将NMOS晶体管用作通过门的多个SRAM单元。图3是根据现有技术的存储器的电气原理和功能性框图，该存储器包括将NMOS晶体管用作通过门的多个字线段和字线解码器/驱动器。图4A是将PMOS晶体管用作通过门的SRAM的一个示例的电气原理图。图4B是将PMOS晶体管用作通过门的存储器单元诸如DRAM、RRAM等的一个示例的电气原理图。图5是根据本公开的字线段的电气原理和功能性框图，该字线段包括单个反相器和将NMOS晶体管用作通过门的多个SRAM单元。图6是根据本公开的字线段的电气原理和功能性框图，该字线段包括单个反相器和将PMOS晶体管用作通过门的多个SRAM单元。图7是根据本公开的字线解码器/驱动器和将NMOS和PMOS晶体管用作通过门的多个字线段的电气原理和功能性框图。图8至图1lB是存储器系统的电气原理和功能性框图，该存储器系统包括NMOSSRAM单元部分、PMOS SRAM单元部分、PMOS SRAM单元阵列和/或者NMOS SRAM单元阵列的各个组合。图12是一种系统的功能性框图，该系统包括:包括具有NMOS通过门的第一存储器单元的第一 1C、包括具有PMOS通过门的第二存储器单元的第二 1C、和连接至第一和第二 IC的电源供应。图13是一种系统的功能性框图，该系统包括:包括具有NMOS通过门的第一存储器单元的第一 S0C、包括具有PMOS通过门的第二存储器单元的第二 S0C、和连接至第一和第二存储器SOC的电源供应。图14是图示了根据本公开的用于操作包括存储器的系统的方法的一个示例的流程图。在附图中，附图标记可以重复用于表示相似和/或相同的元件。【具体实施方式】虽然前述说明涉及SRAM单元，但是本公开适用于任何存储器元件。附加的示例包括，但不本文档来自技高网...

【技术保护点】
一种存储器，包括：第一存储器单元，所述第一存储器单元中的每一个都包括：包括NMOS晶体管的第一通过门和第二通过门；以及第二存储器单元，所述第二存储器单元中的每一个都包括：包括PMOS晶体管的第一通过门和第二通过门，其中所述第一存储器单元由电压供应的一个极预充电，并且其中所述第二存储器单元由所述电压供应的相反极预充电。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：W·李，P·李，
申请(专利权)人：马维尔国际贸易有限公司，
类型：发明
国别省市：巴巴多斯;BB