本发明专利技术提供一种电平信号控制方法、系统及组合逻辑电路，上述方法包括以下步骤：一个或多个组合逻辑电路分别获取输入的逻辑电平信号，并确定逻辑电平信号所属类型；所述组合逻辑电路根据所述逻辑电平信号所属类型，对位于所述组合逻辑电路中的P沟道开关电路Q1即PMOS(Q1)、P沟道开关电路Q2即PMOS(Q2)的工作状态进行控制；实现了两个PMOS进行两次电平翻转，保证了输出与输入电平的一致。
【技术实现步骤摘要】
本专利技术属于电平信号控制领域，尤其涉及一种电平信号控制方法、系统及组合逻辑电路。
技术介绍
现有技术中模块化服务器因其高密度、配置灵活、可维护性强等特点得到了广泛发展，为了增强产品工作的可靠性和稳定性，各个模块会采用可热插拔的冗余设计，两个或多个相同的管理模块之间通过心跳协同工作，共同管理其他功能模块(例如:复位)，如果管理模块直接使用低电平对功能模块进行复位，那么当功能模块正常工作时，如若对某一管理模块进行热插拔维护，则该管理模块起电过程中和正常工作之前，会将正常工作的功能模块复位。面对上述技术问题，现有技术提供了以下解决方案:管理模块发出高电平给功能模块，功能模块自身进行一次高电平向低电平的转换，就可以避免上述问题，但一般逻辑输出不能直接相连实现或逻辑；而如果每个管理模块的输出都直接连接到功能模块，则浪费了宝贵的背板走线空间和接口空间。
技术实现思路
本专利技术提供一种电平信号控制方法、系统及组合逻辑电路，以解决上述问题。本专利技术提供一种电平信号控制方法。上述方法包括以下步骤:—个或多个组合逻辑电路分别获取输入的逻辑电平信号，并确定逻辑电平信号所属类型；所述组合逻辑电路根据所述逻辑电平信号所属类型，对位于所述组合逻辑电路中的P沟道开关电路Ql即PMOS (Ql)、P沟道开关电路Q2即PMOS (Q2)的工作状态进行控制。本专利技术还提供一种组合逻辑电路，包括P沟道开关电路Ql即PMOS(Ql)、P沟道开关电路Q2即PMOS (Q2);其中，所述PMOS(Ql)与所述PMOS (Q2)相连。本专利技术还提供一种电平信号控制系统，包括一个或多个上述所述的组合逻辑电路、背板、功能模块；其中，各个组合逻辑电路的输出端直接连接在一起并通过所述背板与所述功能模块相连接。通过以下方案:一个或多个组合逻辑电路分别获取输入的逻辑电平信号，并确定逻辑电平信号所属类型；所述组合逻辑电路根据所述逻辑电平信号所属类型，对位于所述组合逻辑电路中的P沟道开关电路Ql即PMOS(Ql)、P沟道开关电路Q2即PMOS (Q2)的工作状态进行控制；实现了两个PMOS进行两次电平翻转，保证了输出与输入电平的一致。通过以下方案:一种电平信号控制系统，包括一个或多个上述所述的组合逻辑电路、背板、功能模块；其中，各个组合逻辑电路的输出端直接连接在一起并通过所述背板与所述功能模块相连接；能够将两个或多个输出直接线性相连实现或逻辑。【附图说明】此处所说明的附图用来提供对本专利技术的进一步理解，构成本申请的一部分，本专利技术的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不当限定。在附图中:图1所示为本专利技术实施例1的组合逻辑电路结构示意图；图2所示为本专利技术实施例2的包含多个组合逻辑电路的电平信号控制系统示意图；图3所示为本专利技术实施例3的电平信号控制方法处理流程图。【具体实施方式】下文中将参考附图并结合实施例来详细说明本专利技术。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。图1所示为本专利技术实施例1的组合逻辑电路结构示意图，包括:P沟道开关电路Ql即PMOS(Ql)、P沟道开关电路Q2即PM0S(Q2);其中，所述PMOS(Ql)与所述PM0S(Q2)相连。进一步地，所述PMOS (Ql)的D极与所述PMOS (Q2)的G级相连。进一步地，通过所述PMOS(Ql)的G极获取输入的逻辑电平信号；其中，所述输入的逻辑电平信号由管理芯片提供。进一步地，所述PMOS(Ql)的S极与预设电压的电源设备相连接；所述PMOS(Ql)的D极通过电阻Rl接地。进一步地，通过所述PMOS (Ql)的D极向所述PMOS (Q2)的G极输出逻辑电平信号。进一步地，所述PMOS (Q2)的S极与预设电压的电源设备相连接；所述PMOS (Q2)的D极通过电阻R2接地且所述PMOS (Q2)的D极作为所述组合逻辑电路的总输出端。例如:预设电压的电源设备为3.3V的电源设备，在实际工作中，可以根据需要选择不同电压值的电源设备，在此不用于限定本实施例的保护范围。结合图1，下面介绍一下组合逻辑电路具体的工作原理:1、通过所述PMOS (Ql)的G极获取输入的逻辑电平信号为高电平时，所述PMOS (Ql)截止，所述PMOS (Ql)的D极通过电阻Rl接地，所述PMOS (Q2)导通且所述PMOS (Q2)的D极输出高电平也即所述组合逻辑电路输出高电平。2、通过所述PMOS(Ql)的G极获取输入的逻辑电平信号为低电平时，所述PM0S(Q2)处于截止状态，所述PMOS (Q2)的D极通过电阻R2接地，输出低电平。图2所示为本专利技术实施例2的包含多个组合逻辑电路的电平信号控制系统示意图，包括组合逻辑电路1、组合逻辑电路2、背板、功能模块；其中，所述组合逻辑电路1、所述组合逻辑电路2的输出端直接连接在一起并通过所述背板与所述功能模块相连接。进一步地，当两个或多个组合逻辑电路的输出端连接在一起后，某个输出为低电平的组合逻辑电路，由于该组合逻辑电路上的PMOS(Q2)截止并且电阻R2接地，所以不会将其他组合逻辑电路输出拉低，从而实现多个输出的线或逻辑。图3所示为本专利技术实施例3的电平信号控制方法处理流程图，包括以下步骤:步骤301:组合逻辑电路获取输入的逻辑电平信号，并确定逻辑电平信号所属类型；进一步地，所述组合逻辑电路为一个或多个。进一步地，所述逻辑电当前第1页1 2 本文档来自技高网...
【技术保护点】
一种电平信号控制方法，其特征在于，包括以下步骤：一个或多个组合逻辑电路分别获取输入的逻辑电平信号，并确定逻辑电平信号所属类型；所述组合逻辑电路根据所述逻辑电平信号所属类型，对位于所述组合逻辑电路中的P沟道开关电路Q1即PMOS(Q1)、P沟道开关电路Q2即PMOS(Q2)的工作状态进行控制。
【技术特征摘要】
【专利技术属性】
技术研发人员：赵现普，
申请(专利权)人：浪潮北京电子信息产业有限公司，
类型：发明
国别省市：北京;11
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