滤除单时钟周期脉冲及毛刺的数字滤波器制造技术

本发明专利技术公开了一种滤除单时钟周期脉冲及毛刺的数字滤波器，包括电压比较器、第一逻辑电路和第二逻辑电路，电压比较器的第一输入端与第二逻辑电路的QN端连接，电压比较器的第二输入端输入标准时钟信号，电压比较器的输出端与第一逻辑电路的CLK端连接，第一逻辑电路的D端分别与第一逻辑电路的QN端和第二逻辑电路的CLK端连接，第二逻辑电路的D端与第二逻辑电路的QN端连接，第一逻辑电路的NCLK端和第二逻辑电路的NCLK端均输入原始数字信号。本发明专利技术通过标准固定时钟与电流对电容延迟方式的两种结合，为系统设计提供相当大的灵活性和空间性，减小系统设计的复杂性。

【技术实现步骤摘要】

本专利技术涉及一种集成电路，尤其涉及一种滤除单时钟周期脉冲及毛刺的数字滤波器。
技术介绍
传统的数字脉冲和毛刺滤除有两种方式:(I)用标准的模拟阻容电路滤除数字脉冲及毛刺；(2)用电流对电容的延迟方式滤除数字脉冲及毛刺。但是上述两种方式均存在下述缺陷:(I)用标准的模拟电子电路的数字滤波方法，由于其原理比较复杂缓慢，不能有效的消除模拟电路中器件的寄生参数、精度、温度等的影响，从而使滤波不是稳定，降低了系统的可靠性。(2)用电流对电容的延迟方式数字滤波方法，会让系统的设计更复杂从而增加设计的难度，在滤波电容的选择上也会有困难，不能有效的利用时间。因此上述两种方式均存在既浪费面积和时间、而且准确度又不高的情况，在现代新型电子系统的设计中就体现了很大的局限性，从而限制了设计的灵活性。
技术实现思路
本专利技术的目的就在于为了解决上述问题而提供一种滤除单时钟周期脉冲及毛刺的数字滤波器。本专利技术通过以下技术方案来实现上述目的:一种滤除单时钟周期脉冲及毛刺的数字滤波器，包括电压比较器、第一逻辑电路和第二逻辑电路，所述电压比较器的第一输入端与所述第二逻辑电路的QN端连接，所述电压比较器的第二输入端输入标准时钟信号，所述电压比较器的输出端与所述第一逻辑电路的CLK端连接，所述第一逻辑电路的D端分别与所述第一逻辑电路的QN端和所述第二逻辑电路的CLK端连接，所述第二逻辑电①路的D端与所述第二逻辑电路的QN端连接，所述第一逻辑电路的NCLK端和所②述第二逻辑电路的NCLK端均输入原始数字信号，所述第二逻辑电路的Q端为已滤除窄脉冲与毛刺的有效输出信号负端，所述第二逻辑电路的QN端为已滤除窄脉冲与毛刺的有效输出信号正端。具体地，所述第一逻辑电路和所述第二逻辑电路均为D触发器，且低电平清零。本专利技术的有益效果在于:本专利技术一种滤除单时钟周期脉冲及毛刺的数字滤波器在不浪费面积和时间的情况下，通过标准固定时钟与电流对电容延迟方式的两种结合，为系统设计提供相当大的灵活性和空间性，能适应更多的系统设计。在不浪费面积、节省时间的情况下可以选择固定时钟脉冲滤波，这样有利于减小系统设计的复杂性。【附图说明】图1是本专利技术所述一种滤除单时钟周期脉冲及毛刺的数字滤波器的电路结构图。【具体实施方式】下面结合附图对本专利技术作进一步说明:如图1所示，本专利技术一种滤除单时钟周期脉冲及毛刺的数字滤波器，包括电压比较器U、第一逻辑电路Dl和第二逻辑电路D2，电压比较器U的第一输入端INl与第二逻辑电路D2的QN端连接，电压比较器U的第二输入端IN2输入标③准时钟信号，电压比较器U的输出端OUT与第一逻辑电路Dl的CLK端连接，第一逻辑电路Dl的D端分别与第一逻辑电路Dl的QN端和第二逻辑电路D2的CLK端连接，第二逻辑电路D2的D端与第二逻辑电路D2的QN端连接，第一逻辑电路Dl的NCLK端和第二逻辑电路D2的NCLK端均输入原始数字信号，第二逻辑电路D2的Q端为已滤除窄脉冲与毛刺的有效输出信号负端0UTN，第二逻辑电路D2的QN端为已滤除窄脉冲与毛刺的有效输出信号正端0UT，第一逻辑电路Dl和第二逻辑电路D2均为D触发器，且低电平清零。在不浪费面积和时间的情况下，通过标准固定时钟周期脉冲和电流对电容的延迟方式将两种方法集成在一起，通过对标准固定时钟周期脉冲进行综合判断后并选择一种滤波方式对单时钟周期脉冲及毛刺进行滤除，其中综合判断方法通过本专利技术提供的电路结构实现，具体工作原理如下:本专利技术将输入作为两个逻辑电路(D1/D2)的清零端，以控制窄脉冲及毛刺的滤除，图1中所示的逻辑电路(D1/D2)均为低电平清零，所以可以滤除高电平的窄脉冲及毛刺(即正常情况下输入为低电平的情形)，由于电路经初始化后，输出为高电平“1”，且将其与标准固定时钟周期脉冲做与非运算，此时，即将该时钟取非，作为第一逻辑电路Dl的时钟。当输入为高电平“I”时，由于逻辑电路和与非门的影响，需要一到两个时钟周期才能输出相应电平，即低电平“0”，此时输出与标准固定时钟周期脉冲做与非，将标准固定时钟周期脉冲屏蔽了，在这种情形下，若输入有低电平的窄脉冲，则逻辑电路被清零，输出置I ;即输入为高电平时，不能屏蔽低电平的窄脉冲。当输入为低电平“O”时，一直对逻辑电路清零，则输出为高电平“1”，当出现高电平窄脉冲时，由于逻辑电路产生结果需要经过两到三个时钟周期，所以，小于两个时钟周期的高电平窄脉冲及毛刺是可以被滤除的。所以，该电路可以实现滤除低于一个时钟周期脉冲及毛刺的功能。本专利技术的技术方案不限于上述具体实施例的限制，凡是根据本专利技术的技术方案做出的技术变形，均落入本专利技术的保护范围之内。【主权项】1.一种滤除单时钟周期脉冲及毛刺的数字滤波器，其特征在于:包括电压比较器、第一逻辑电路和第二逻辑电路，所述电压比较器的第一输入端与所述第二逻辑电路的QN端连接，所述电压比较器的第二输入端输入标准时钟信号，所述电压比较器的输出端与所述第一逻辑电路的CLK端连接，所述第一逻辑电路的D端分别与所述第一逻辑电路的QN端和所述第二逻辑电路的CLK端连接，所述第二逻辑电路的D端与所述第二逻辑电路的QN端连接，所述第一逻辑电路的NCLK端和所述第二逻辑电路的NCLK端均输入原始数字信号，所述第二逻辑电路的Q端为已滤除窄脉冲与毛刺的有效输出信号负端，所述第二逻辑电路的QN端为已滤除窄脉冲与毛刺的有效输出信号正端。2.根据权利要求1所述的一种滤除单时钟周期脉冲及毛刺的数字滤波器，其特征在于:所述第一逻辑电路和所述第二逻辑电路均为D触发器，且低电平清零。【专利摘要】本专利技术公开了一种滤除单时钟周期脉冲及毛刺的数字滤波器，包括电压比较器、第一逻辑电路和第二逻辑电路，电压比较器的第一输入端与第二逻辑电路的QN端连接，电压比较器的第二输入端输入标准时钟信号，电压比较器的输出端与第一逻辑电路的CLK端连接，第一逻辑电路的D端分别与第一逻辑电路的QN端和第二逻辑电路的CLK端连接，第二逻辑电路的D端与第二逻辑电路的QN端连接，第一逻辑电路的NCLK端和第二逻辑电路的NCLK端均输入原始数字信号。本专利技术通过标准固定时钟与电流对电容延迟方式的两种结合，为系统设计提供相当大的灵活性和空间性，减小系统设计的复杂性。【IPC分类】H03H17/02【公开号】CN105141286【申请号】CN201510674343【专利技术人】刘晓云 【申请人】成都默一科技有限公司【公开日】2015年12月9日【申请日】2015年10月16日本文档来自技高网...

【技术保护点】
一种滤除单时钟周期脉冲及毛刺的数字滤波器，其特征在于：包括电压比较器、第一逻辑电路和第二逻辑电路，所述电压比较器的第一输入端与所述第二逻辑电路的QN端连接，所述电压比较器的第二输入端输入标准时钟信号，所述电压比较器的输出端与所述第一逻辑电路的CLK端连接，所述第一逻辑电路的D端分别与所述第一逻辑电路的QN端和所述第二逻辑电路的CLK端连接，所述第二逻辑电路的D端与所述第二逻辑电路的QN端连接，所述第一逻辑电路的NCLK端和所述第二逻辑电路的NCLK端均输入原始数字信号，所述第二逻辑电路的Q端为已滤除窄脉冲与毛刺的有效输出信号负端，所述第二逻辑电路的QN端为已滤除窄脉冲与毛刺的有效输出信号正端。

【技术特征摘要】

【专利技术属性】
技术研发人员：刘晓云，
申请(专利权)人：成都默一科技有限公司，
类型：发明
国别省市：四川;51