一种用于IGBT驱动芯片的驱动电路制造技术

本发明专利技术属于电子电路技术领域，具体的说涉及一种用于IGBT驱动芯片的驱动电路。本发明专利技术的电路，主要是在传统的电路基础上，根据IGBT的大阈值电压的特性，栅极寄生电容较大，一般有几千PF甚至上万PF，需要较大电流充电，本发明专利技术可以保证IGBT栅极电压快速的充到阈值电压点，但是同时可以保证IGBT在t1到t3时间不会产生较大的dVge/dt和dic/dt，这样可以有效的保证IGBT的可靠性，同时加快IGBT的开启速度；因此实现了根据IGBT的本身的特性可以有效的防止di/dt和dV/dt过大,防止开启的峰值电流，关断的峰值电压过大。

【技术实现步骤摘要】

本专利技术属于电子电路
，具体的说设及一种用于IGBT驱动忍片的驱动电 路。
技术介绍
IGBT栅驱动集成电路是HVIC(高压集成电路）的典型电路之一，由于其高可靠性， 面积小，效果高等特点被广泛应用于家用电器与工业设备、航空、航天、武器系统等方面。 HVIC的一个重要部分是对IGBT的驱动，但是不合理的驱动会产生高dvMt和di/化，高 dv/化，di/化开关驱动IGBT是最危险的开关类型。同时合理的结合IGBT器件的本身特性 可W达到一个更好的效果。所W怎样根据IGBT器件本身特性设计一个合理的驱动电路成 为当今IGBT驱动电路的一个热口领域。 一种比较传统的IGBT驱动电路如图1，包括两个IGBT器件Ql和Q2,两个续流二 极管Dl和D2,两路驱动链实现对IGBT的驱动，此电路基本可W实现驱动IGBT的功能，但是 此电路没有结合IGBT器件的本身特性，合理的设计驱动电路，可能导致相对较高的dvMt、 diMt，会影响IGBT的可靠性。
技术实现思路
本专利技术所要解决的，就是针对现有IGBT驱动电路存在的问题，提出一种用于IGBT 驱动忍片的驱动电路。 为实现上述目的，本专利技术采用如下技术方案： 一种用于IGBT驱动忍片的驱动电路，如图2所示，其中-HV为负的特高压电源， PGND为功率地，包括第一PLDMOS管PU第二PLDMOS管P2、第SPLDMOS管P3、第四PLDMOS 管P4,第一PMOS管MPl、第二PMOS管MP2、第一NMOS管MNl、第二NMOS管MN2、第一电阻Rl、 第二电阻R2、第=电阻R3、第四电阻R4、第五电阻R5、第六电阻R6、第屯电阻R7、第八电阻 R8、第一栅阻电阻RgU第二栅阻电阻Rg2、第S栅阻电阻Rg3、第四栅阻电阻Rg4、第一IGBT 管Q1、第二IGBT管Q2、电容C、第一二极管D1、第二二极管D2、第一齐纳二极管Zl和第二 齐纳二极管Z2 ;第四PLDMOS管P4的源极通过第八电阻R8后接电源，其栅极接第一控制信 号Al,其漏极接第一NMOS管丽1的漏极；第四PLDMOS管P4与第八电阻R8的连接点接第 二PMOS管MP2的漏极；第二PMOS管MP2的栅极接第S控制信号A3,其源极接电源；第S PLDMOS管P3的栅极接第二控制信号A2,其源极通过第屯电阻R7后接电源，其漏极通过第 一栅阻电阻Rgl后接第一NMOS管丽1的栅极；第二PLDMOS管P2的栅极接第四控制信号 BI,其源极通过第六电阻R6后接电源，其漏极通过第=电阻R3后接-HV;第二PLDMOS管P2 的源极与第六电阻R6的连接点接第一PMOS管MPl的漏极；第一PMOS管MPl的栅极接第六 控制信号B3,其源极接电源；第一PLDMOS管Pl的源极通过第五电阻R5后接电源，其栅极接 第五控制信号B2,其漏极接第二齐纳二极管Z2的N极；第二齐纳二极管Z2的P积接-HV; 第二齐纳二极管Z2与第四电阻R4并联；第二齐纳二极管Z2与第四电阻R4的连接点通过 第四栅阻电阻Rg4后接第二NMOS管MN2的漏极；第二NMOS管MN2的栅极接第二PLDMOS管P2漏极与第S电阻R3的连接点，其源极接-HV;第二NMOS管丽2的漏极通过第S栅阻电阻 Rg3后接第二IGBT管Q2的基极；第二IGBT管Q2的集电极接第二二极管D2的负极，其发 射极接-HV;第二二极管D2的正极-HV;第二电阻R2与电容C并联，其一端的连接点接第； PLDMOS管P3的漏极和第一齐纳二极管Zl的N极，其另一端连接点接第一齐纳二极管Zl的 P极；第四PLDMOS管P4的漏极通过第一电阻Rl后接第一NMOS管MNl的源极；第四PLDMOS 管P4的漏极通过第二栅阻电阻Rg2后接第一IGBT管Ql的基极；第一IGBT管Ql的集电极 接PGND，其发射极接第一二极管Dl的正极；第一二极管Dl的负极接PGND;第一齐纳二极 管Zl的P积、第一二极管Dl的正极、第二二极管D2的负极、第一IGBT管Ql的发射极，第 二IGBT管Q2的集电极、第一NMOS管丽1的源极和第二电阻R2及电容C的连接点为输出 JLjJU 乂而。 本专利技术的有益效果为，可W有效的根据IGBT的本身的特性可W有效的防止di/化 和dV/化过大，防止开启的峰值电流，关断的峰值电压过大，同时可W-定程度上减小开关 时间。【附图说明】 图1为传统IGBT驱动的示意图； 阳009] 图2为本专利技术的系统原理图； 图3为本专利技术的系统等效原理图； 图4为IGBT的开关特性图； 图5为本专利技术的Ql关闭，Q2开启的等效原理图； 图6为本专利技术的Ql开启，Q2关闭的等效原理图。【具体实施方式】 本专利技术为一种用于IGBT驱动忍片的驱动电路，如图2所示，其中-HV为负的特高 压电源，PGND为功率地，包括第一PLDMOS管PU第二PLDMOS管P2、第SPLDMOS管P3、第四 PLDMOS管P4、第一PMOS管MPl、第二PMOS管MP2、第一NMOS管MNl、第二NMOS管MN2、第一 电阻RU第二电阻R2、第=电阻R3、第四电阻R4、第五电阻R5、第六电阻R6、第屯电阻R7、第 八电阻R8、第一栅阻电阻RgU第二栅阻电阻Rg2、第S栅阻电阻Rg3、第四栅阻电阻Rg4、第 一IGBT管Q1、第二IGBT管Q2、电容C、第一二极管D1、第二二极管D2、第一齐纳二极管Zl 和第二齐纳二极管Z2 ;第四PLDMOS管P4的源极通过第八电阻R8后接电源，其栅极接第一 控制信号Al,其漏极接第一NMOS管丽1的漏极；第四PLDMOS管P4与第八电阻R8的连接 点接第二PMOS管MP2的漏极；第二PMOS管MP2的栅极接第S控制信号A3,其源极接电源； 第SPLDMOS管P3的栅极接第二控制信号A2,其源极通过第屯电阻R7后接电源，其漏极通 过第一栅阻电阻Rgl后接第一NMOS管丽1的栅极；第二PLDMOS管P2的栅极接第四控制 信号BI,其源极通过第六电阻R6后接电源，其漏极通过第=电阻R3后接-HV;第二PLDMOS 管P2的源极与第六电阻R6的连接点接第一PMOS管MPl的漏极；第一PMOS管MPl的栅极 接第六控制信号B3,其源极接电源；第一PLDMOS管Pl的源极通过第五电阻R5后接电源， 其栅极接第五控制信号B2,其漏极接第二齐纳二极管Z2的N极；第二齐纳二极管Z2的P 积接-HV;第二齐纳二极管Z2与第四电阻R4并联；第二齐纳二极管Z2与第四电阻R4的连 接点通过第四栅阻电阻Rg4后接第二NMOS管丽2的漏极；第二NMOS管丽2的栅极接第二 PLDMOS管P2漏极与第S电阻R3的连接点，其源极接-HV;第二NMOS管MN2的漏极通过第S 栅阻电阻Rg3后接第二IGBT管Q2的基极；第二IGBT管Q2的集电极接第二二极管D2的负 极，其发射极接-HV;第二二极管D2的正极-HV;第二电阻R2与电容C并联，其一端的连接 点接第=PLDMOS管P3的漏极和第一齐纳二极管Zl的N极，其另一端连接点接第一齐纳二 极管Zl的P极；第四PLDMOS管P4的漏极通过第一电阻Rl后接第一NMOS管丽1的源极； 第四PLDMOS管P4的漏极通过第二栅阻电阻Rg2后接第一IGBT管本文档来自技高网...

【技术保护点】
一种用于IGBT驱动芯片的驱动电路，包括第一PLDMOS管P1、第二PLDMOS管P2、第三PLDMOS管P3、第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1、第二NMOS管MN2、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6、第七电阻R7、第八电阻R8、第一栅阻电阻Rg1、第二栅阻电阻Rg2、第三栅阻电阻Rg3、第四栅阻电阻Rg4、第一IGBT管Q1、第二IGBT管Q2、电容C、第一二极管D1、第二二极管D2、第一齐纳二极管Z1和第二齐纳二极管Z2；第四PLDMOS管P4的源极通过第八电阻R8后接电源，其栅极接第一控制信号，其漏极接第一NMOS管MN1的漏极；第一PLDMOS管P4与第八电阻R8的连接点接第二PMOS管MP2的漏极；第二PMOS管MP2的栅极接第三控制信号，其源极接电源；第三PLDMOS管P3的栅极接第二控制信号，其源极通过第七电阻R7后接电源，其漏极通过第一栅阻电阻Rg1后接第一NMOS管MN1的栅极；第二PLDMOS管P2的栅极接第四控制信号，其源极通过第六电阻R6后接电源，其漏极通过第三电阻R3后接负的特高压电源；第二PLDMOS管P2的源极与第六电阻R6的连接点接第一PMOS管MP1的漏极；第一PMOS管MP1的栅极接第六控制信号，其源极接电源；第一PLDMOS管P1的源极通过第五电阻R5后接电源，其栅极接第五控制信号，其漏极接第二齐纳二极管Z2的N极；第二齐纳二极管Z2的P积接负的特高压电源；第二齐纳二极管Z2与第四电阻R4并联；第二齐纳二极管Z2与第四电阻R4的连接点通过第四栅阻电阻Rg4后接第二NMOS管MN2的漏极；第二NMOS管MN2的栅极接第二PLDMOS管P2漏极与第三电阻R3的连接点，其源极接负的特高压电源；第二NMOS管MN2的漏极通过第三栅阻电阻Rg3后接第二IGBT管Q2的基极；第二IGBT管Q2的集电极接第二二极管D2的负极，其发射极接负的特高压电源；第二二极管D2的正极接负的特高压电源；第二电阻R2与电容C并联，其一端的连接点接第三PLDMOS管P3的漏极和第一齐纳二极管Z1的N极，其另一端连接点接第一齐纳二极管Z1的P极；第四PLDMOS管P4的漏极通过第一电阻R1后接第一NMOS管MN1的源极；第四PLDMOS管P4的漏极通过第二栅阻电阻Rg2后接第一IGBT管Q1的基极；第一IGBT管Q1的集电极接功率地，其发射极接第一二极管D1的正极；第一二极管D1的负极接功率地；第一齐纳二极管Z1的P积、第一二极管D1的正极、第二二极管D2的负极、第一IGBT管Q1的发射极，第二IGBT管Q2的集电极、第一NMOS管MN1的源极和第二电阻R2及电容C的连接点为输出端。...

【技术特征摘要】

【专利技术属性】
技术研发人员：明鑫，袁超，王彦龙，鲁信秋，王卓，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川;51