本发明专利技术提供一种堆叠型芯片封装结构及封装方法，所述封装方法包括以下步骤：S1：形成载体及粘合层；S2：在粘合层表面粘附第一半导体芯片及互连结构；S3：形成第一塑封层；S4：去除所述载体及粘合层；S5：在所述第一塑封层上表面形成第一介质层、下表面形成第二介质层，并基于所述第一介质层形成第一再分布引线层；S6：将第二半导体芯片正面朝下与所述第一再分布引线层键合；S7：形成包围所述第二半导体芯片的第二塑封层；S8：基于所述第二介质层对所述第一半导体芯片及所述互连结构形成第二再分布引线层。本发明专利技术通过在堆叠型封装过程中加入互连结构，使得连接点数量增多，从而使得芯片间的互连更容易实现，并可提高堆叠型封装结构的稳定性。
【技术实现步骤摘要】
本专利技术属于半导体制造领域，涉及。
技术介绍
半导体工业经历了快速的成长，由于电子元件整合密度的改善，人们倾向于追求更小及更具有创造性的半导体芯片封装技术。在扇出型结构中，芯片的输入及输出焊盘分布于芯片所处区域外部，因此，半导体器件输入、输出焊盘的数量可以增加。堆叠型封装(Package on Package，PoP)可以使单个封装体内纵向堆叠多个芯片，将纵向分离的逻辑和存储球栅阵列结合，层叠的各封装体之间通过标准接口来传输信号，从而实现元件密度的倍增，使单个封装体实现更多的功能，广泛应用于手机、个人数字助理(PDA)、数码相机等领域。先进封装中，娃通孔技术(Through-silicon via，TSV)有着重大影响，其是穿透基片(特别是硅基片)的垂直电连接技术。TSV几乎可以代替所有封装中的引线键合(Wire-Bonding)的地方，提高所有种类芯片封装的电气性能，包括提高集成度，缩小芯片尺寸，特别是在系统集封装(System-1n-Packaging，SiP)，圆片级封装(Wafer-LevelPackaging - WLP)以及三维垂直叠层封装(3D Packaging)这些先进封装之中。TSV的制造包括了通孔的制造，绝缘层的沉积，通孔的填充以及后续的化学机械平整化(CMP)和再布线(RDL)等工艺。传统的堆叠型封装与TSV工艺相关，需要一系列复杂的制造工艺，导致较高的生产成本和较低的良率。现有的一种解决方案是，将连接通孔形成于塑封层中，并在连接通孔中填充导电金属，实现芯片间的互连。这种方案很容易实现，但是塑封层中连接通孔的数量有所限制，并且由于热膨胀系数(Coefficient of Thermal Expans1n, CTE)失配，形成于塑封层中的导电栓塞将会导致连接区域的不稳定。因此，如何提供一种新型的堆叠型芯片封装结构及封装方法，以降低工艺复杂性、提高封装效率，成为本领域技术人员亟待解决的一个重要技术问题。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供，用于解决现有技术中堆叠型封装工艺复杂、成本较高、良率较低的问题。为实现上述目的及其他相关目的，本专利技术提供一种堆叠型芯片封装方法，包括以下步骤:S1:提供一载体，在所述载体表面形成粘合层；S2:将第一半导体芯片正面朝下粘附于所述粘合层表面，并在所述第一半导体芯片周围粘附至少一个互连结构；所述互连结构包括支撑体及上下贯穿所述支撑体的若干导电柱；S3:在所述粘合层表面形成第一塑封层，其中，所述第一半导体芯片及所述互连结构嵌于所述第一塑封层内并暴露出上表面；S4:去除所述载体及粘合层；S5:在所述第一塑封层上表面形成第一介质层、下表面形成第二介质层，并基于所述第一介质层对所述第一半导体芯片及所述互连结构形成第一再分布引线层；S6:将第二半导体芯片正面朝下与所述第一再分布引线层键合；S7:形成包围所述第二半导体芯片的第二塑封层；S8:基于所述第二介质层对所述第一半导体芯片及所述互连结构形成第二再分布引线层。可选地，还包括步骤S9:在所述第二再分布引线层表面形成凸点下金属层，并在所述凸点下金属层表面形成焊球凸点。可选地，于所述步骤S6中，所述第二半导体芯片正面制作有若干凸块结构，键合前，首先形成覆盖所述第一再分布引线层的第三介质层，并在所述第三介质层中形成若干暴露出部分所述第一再分布引线层的第一通孔，然后将所述凸块结构与所述第一通孔对准，将所述第二半导体芯片通过所述凸块结构与所述第一再分布引线层键合。可选地，于所述步骤S5中，形成所述第一再分布引线层包括如下步骤:首先在所述第一介质层中形成若干与所述导电柱所对应的第二通孔，然后在所述第二通孔中填充金属，并在所述第一介质层表面形成金属线路。可选地，所述步骤S5还包括在所述第二介质层中形成若干与所述第一半导体芯片电性引出及所述导电柱所对应的第三通孔的步骤。可选地，所述导电柱的横截面包括多边形、圆形及椭圆形中的至少一种；所述支撑体的横截面包括多边形、圆形及椭圆形中的至少一种。可选地，所述互连结构中，各导电柱呈点阵排列。可选地，所述互连结构的形成方法包括以下步骤:(I)形成所述支撑结构；(2)在所述支撑结构中形成若干第四通孔；(3)在所述第四通孔中填充金属，得到所述导电柱。可选地，所述互连结构的形成方法包括以下步骤:(I)提供一基板，在所述基板表面形成若干垂直设立的导电柱；(2)形成包覆所述导电柱的模塑材料；(3)去除所述导电柱上表面多余的模塑材料并移除所述基板以暴露出所述导电柱下表面，剩余的模塑材料构成所述支撑件。可选地，于所述步骤(I)中，通过电镀法或拉丝法在所述基板表面形成所述导电柱。本专利技术还提供一种堆叠型芯片封装结构，包括:第一塑封层；嵌于所述第一塑封层中的第一半导体芯片及至少一个互连结构；所述互连结构包括支撑体及上下贯穿所述支撑体的若干导电柱；位于所述第一半导体芯片背面一侧并与所述互连结构电连接的第一再分布引线层；位于所述第一半导体芯片背面一侧并与所述第一塑封层连接的第二塑封层；嵌于所述第二塑封层中并与所述第一再分布引线层电连接的第二半导体芯片；位于所述第一半导体芯片正面一侧并与所述第一半导体芯片及所述互连结构电连接的第二再分布引线层。可选地，所述第二半导体芯片正面制作有若干凸块结构；所述第二半导体芯片通过所述凸块结构与所述第一再分布引线层连接。可选地，所述第一半导体芯片与所述第二半导体芯片之间形成有第一介质层组，所述第一再分布引线层嵌于所述第一介质层组中。可选地，所述第二再分布引线层表面连接有凸点下金属层，所述凸点下金属层表面连接有焊球凸点。可选地，所述第一半导体芯片正面一侧形成有第二介质层组，所述第二再分布引线层及所述凸点下金属层嵌于所述第二介质层组中。如上所述，本专利技术的堆叠型芯片封装结构及封装方法，具有以下有益效果:本专利技术通过在堆叠型封装过程中加入互连结构，使得连接点数量增多，从而使得芯片间的互连更容易实现。更重要的是，本专利技术的堆叠型封装结构中，各层半导体芯片及互连结构均嵌入塑封层中，可以提尚堆置型封装结构在恶劣的外部环境中的稳定性。【附图说明】图1显示为本专利技术的堆叠型芯片封装方法的工艺流程图。图2显示为本专利技术的堆叠型芯片封装方法在载体表面形成粘合层的示意图。图3显示为本专利技术的堆叠型芯片封装方法在所述粘合层表面粘附第一半导体芯片及至少一个互连结构的示意图。图4显示为所述第一半导体芯片与所述互连结构的一种布局结构图。图5?图8显示为所述互连结构的几种横截面示意图。图9?图11显示为所述互连结构的一种形成方法的示意图。图12?图13显示为所述互连结构的一种形成方法的示意图。图14显示为本专利技术的堆叠型芯片封装方法在所述粘合层表面形成第一塑封层的示意图。图15显示为本专利技术的堆叠型芯片封装方法去除所述载体及粘合层的示意图。图16显示为本专利技术的堆叠型芯片封装方法在所述第一塑封层上表面形成第一介质层、下表面形成第二介质层的示意图。图17显示为本专利技术的堆叠型芯片封装方法基于所述第一介质层对所述第一半导体芯片及所述互连结构形成第一再分布引线层的示意图。图18显示为本专利技术的堆叠型芯片封装方法形成覆盖所述第一再分布引线层的第三介质层的示意图。图19显示为本专利技术的堆叠型芯片封本文档来自技高网...
【技术保护点】
一种堆叠型芯片封装方法，其特征在于，包括以下步骤：S1：提供一载体，在所述载体表面形成粘合层；S2：将第一半导体芯片正面朝下粘附于所述粘合层表面，并在所述第一半导体芯片周围粘附至少一个互连结构；所述互连结构包括支撑体及上下贯穿所述支撑体的若干导电柱；S3：在所述粘合层表面形成第一塑封层，其中，所述第一半导体芯片及所述互连结构嵌于所述第一塑封层内并暴露出上表面；S4：去除所述载体及粘合层；S5：在所述第一塑封层上表面形成第一介质层、下表面形成第二介质层，并基于所述第一介质层对所述第一半导体芯片及所述互连结构形成第一再分布引线层；S6：将第二半导体芯片正面朝下与所述第一再分布引线层键合；S7：形成包围所述第二半导体芯片的第二塑封层；S8：基于所述第二介质层对所述第一半导体芯片及所述互连结构形成第二再分布引线层。
【技术特征摘要】
【专利技术属性】
技术研发人员：仇月东，林正忠，
申请(专利权)人：中芯长电半导体江阴有限公司，
类型：发明
国别省市：江苏;32
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