晶圆处理方法技术

一种晶圆处理方法，包括：承载基底的第一表面具有定位标记；待处理基底具有第一表面、以及与第一表面相对的第二表面，待处理基底具有器件区、以及包围器件区的边缘区；将承载基底的第一表面与待处理基底的第一表面键合，定位标记位于待处理基底的边缘区内；对待处理基底进行修边工艺，修边工艺使待处理基底的半径减小，并完整暴露出承载基底第一表面的定位标记；通过定位标记的定位，在待处理基底的第二表面形成掩膜层，掩膜层内具有暴露出部分待处理基底第二表面的开口；以掩膜层为掩膜，刻蚀开口底部的待处理基底，直至暴露出承载基底的第一表面为止，在待处理基底内形成通孔。所述晶圆处理方法使硅通孔的形成工艺简化。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，尤其涉及一种。
技术介绍
在半导体制程中，能够将表面已形成有半导体器件的晶圆(Wafer)切割为多个芯片，之后再对各个芯片进行封装，以形成所需的集成电路或芯片器件。以晶圆级芯片尺寸封装(Wafer Level Chip Size Packaging, WLCSP)技术为例,对晶圆进行封装测试后再切割得到单个成品芯片，封装后的芯片尺寸与裸片完全一致。经晶圆级芯片尺寸封装技术封装后的芯片尺寸能够达到高度微型化，芯片成本随着芯片尺寸的减小和晶圆尺寸的增加而显著降低。随着半导体制造技术的不断发展，半导体器件的特征尺寸不断减小，而芯片的集成度越来越高，而目前的二维封装结构已难以满足日益增长的芯片集成度需求，因此三维封装技术成为跨越芯片集成瓶颈的关键技术。基于娃通孔(Through Silicon Via,TSV)的三维堆叠技术是现有的三维封装技术中的一种，所述基于硅通孔的三维堆叠技术是提高芯片集成度的主要方法之一。现有的形成硅通孔结构的方法包括:提供半导体衬底，所述半导体衬底的第一表面具有器件层；使半导体衬底第一表面通过器件层与承载基底键合；在键合工艺之后，对所述半导体衬底的第二表面进行减薄，所述第二表面与所述第一表面相对；在减薄工艺之后，在所述半导体衬底和器件层内形成暴露出承载基底的通孔；在所述通孔内填充满导电材料，形成导电插塞。所述导电插塞即所形成的硅通孔结构，所述导电插塞用于使堆叠设置的半导体衬底之间能够实现电互连，从而使形成于半导体衬底表面的半导体器件能够构成集成电路。然而，现有形成硅通孔结构的工艺复杂，不利于缩减工艺时间、工艺成本减少。
技术实现思路
本专利技术解决的问题是提供一种，使形成硅通孔的工艺简化。为解决上述问题，本专利技术提供一种，包括:提供承载基底，所述承载基底具有第一表面，所述承载基底的第一表面具有定位标记，所述定位标记到承载基底的边缘具有第一距离；提供待处理基底，所述待处理基底具有第一表面、以及与第一表面相对的第二表面，所述待处理基底具有器件区、以及包围器件区的边缘区；将所述承载基底的第一表面与所述待处理基底的第一表面键合，所述待处理基底和承载基底的边缘重合，且所述定位标记位于待处理基底的边缘区内；对所述待处理基底进行修边工艺，所述修边工艺使所述待处理基底的半径减小第二距离，暴露出部分承载基底的第一表面，并且完整暴露出承载基底第一表面的定位标记，所述第二距离小于第一距离；通过所述定位标记的定位，在待处理基底的第二表面形成掩膜层，所述掩膜层内具有暴露出部分待处理基底第二表面的开口 ；以所述掩膜层为掩膜，刻蚀所述开口底部的待处理基底，直至暴露出承载基底的第一表面为止，在待处理基底内形成通孔。可选的，所述待处理基底包括:第二衬底、以及位于第二衬底表面的器件层，所述器件层表面为所述待处理基底的第一表面。可选的，所述器件层包括:位于第二衬底表面的器件结构、以及位于第二衬底表面且包围所述器件结构的绝缘层。可选的，所述通孔的形成工艺包括:以所述掩膜层为掩膜，刻蚀开口底部的第二衬底，直至暴露出绝缘层表面为止；在暴露出绝缘层表面之后，以所述掩膜层为掩膜，刻蚀所述绝缘层，直至暴露出承载基底表面为止。可选的，所述器件结构形成于待处理基底的器件区内。可选的，所述修边工艺包括:第一修边工艺，使所述待处理基底的半径减小第二距离；第二修边工艺，在第一修边工艺之后、或在第一修边工艺的过程中进行，去除定位标记表面的待处理基底，完全暴露出所述定位标记。可选的，所述第二修边工艺去除定位标记表面的待处理基底，并形成相对于待处理基底的边缘凹陷的修边侧壁。可选的，所述修边侧壁具有向待处理基底中心延伸的顶角，且所述顶角为直角。可选的，所述修边工艺采用刀具自待处理基底的边缘朝向中心进给，使所述待处理基底的半径减小。可选的，所述刀具的转速为2000转/分钟?3000转/分钟，所述刀具的进给速度为5微米/秒?10微米/秒，所述进给的深度为400微米?750微米。可选的，所述掩膜层包括光刻胶层。可选的，所述掩膜层的形成工艺包括:在待处理基底的第二表面形成光刻胶膜；采用曝光工艺使所述光刻胶膜图形化，且所述曝光工艺通过暴露出的定位标记进行定位；在所述曝光工艺之后，采用显影工艺去除部分光刻胶膜，以形成暴露出部分待处理基底的光刻胶层。可选的，所述掩膜层还包括位于待处理基底和光刻胶层之间的硬掩膜，所述硬掩膜的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合，且所述硬掩膜的材料为透明材料。可选的，还包括:在所述修边工艺之后，在形成掩膜层之前，对所述待处理基底的第二表面进行减薄，使所述待处理基底的厚度减薄至预设厚度。可选的，所述预设厚度为3微米?400微米。可选的，所述键合工艺包括:将所述待处理基底的第一表面压合于所述承载基底表面，位于所述承载基底第一表面的定位标记位于待处理基底的边缘区内；进行退火工艺，使所述待处理基底的第一表面熔接于所述承载基底表面。可选的，还包括:在形成所述通孔之后，在所述通孔内填充满导电材料，在所述通孔内形成导电插塞。可选的，所述承载基底包括第一衬底，所述定位标记位于第一衬底表面，且所述定位标记相对于所述第一衬底表面凸起或凹陷。可选的，所述定位标记相对于第一衬底表面凸起时，所述定位标记的材料为半导体材料或金属。可选的，所述第一距离为5毫米?8毫米，所述第二距离为3毫米?5毫米。与现有技术相比，本专利技术的技术方案具有以下优点:本专利技术的中，在将承载基底与待处理基底表面键合之后，所述定位标记位于待处理基底的边缘区内。在采用修边工艺使待处理基底的半径减小的同时，能够以所述修边工艺暴露出承载基底第一表面的定位标记，后续采用所述完全暴露的定位标记进行定位，能够形成图形和位置精确的掩膜层。所述掩膜层作为刻蚀待处理基底的掩膜，以形成通孔。由于通过所述修边工艺即能够暴露出所述定位标记，使得形成所述通孔的工艺被简化，节省工艺时间和工艺成本。其次，由于所述定位标记被完全暴露，能够使所形成的掩膜层的位置和图形精确，则通过所述掩膜层刻蚀形成的通孔位置更准确。再次，由于所述定位标记位于待处理基底的边缘区内，在采用所述修边工艺暴露出定位标记后，不会对待处理基底的器件区造成损害。此外，由于所述修边工艺能够精确地停止于定位标记表面，因此不会损伤所述定位标记，能够使暴露出的定位标记图形形貌精确。【附图说明】图1至图4是在半导体衬底和器件层内形成通孔的过程的剖面结构示意图；图5至图15是本专利技术实施例的晶圆处理过程的结构示意图。【具体实施方式】如
技术介绍
所述，现有形成硅通孔结构的工艺复杂，不利于缩减工艺时间、减少工艺成本。经过研究发现，在减薄半导体衬底之后，需要采用刻蚀工艺自半导体衬底的第二表面进行刻蚀，以此在半导体衬底和器件层内形成通孔。然而，形成所述通孔的工艺较为复杂。如图1至图4所示，是在半导体衬底和器件层内形成通孔的过程的剖面结构示意图。请参考图1，提供半导体衬底100和承载基底200，所述半导体衬底100的第一表面110具有器件层101，所述半导体衬底100第一表面110通过器件层101与承载基底200键合，所述承载基底200与器件层101相接触的表面具有定位标记201。请参考图2，在半导体衬底100的第二表面本文档来自技高网...

【技术保护点】
一种晶圆处理方法，其特征在于，包括：提供承载基底，所述承载基底具有第一表面，所述承载基底的第一表面具有定位标记，所述定位标记到承载基底的边缘具有第一距离；提供待处理基底，所述待处理基底具有第一表面、以及与第一表面相对的第二表面，所述待处理基底具有器件区、以及包围器件区的边缘区；将所述承载基底的第一表面与所述待处理基底的第一表面键合，所述待处理基底和承载基底的边缘重合，且所述定位标记位于待处理基底的边缘区内；对所述待处理基底进行修边工艺，所述修边工艺使所述待处理基底的半径减小第二距离，暴露出部分承载基底的第一表面，并且完整暴露出承载基底第一表面的定位标记，所述第二距离小于第一距离；通过所述定位标记的定位，在待处理基底的第二表面形成掩膜层，所述掩膜层内具有暴露出部分待处理基底第二表面的开口；以所述掩膜层为掩膜，刻蚀所述开口底部的待处理基底，直至暴露出承载基底的第一表面为止，在待处理基底内形成通孔。

【技术特征摘要】

【专利技术属性】
技术研发人员：施林波，刘尧，陈福成，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31