制造相变化记忆体的方法技术

一种制造相变化记忆体的方法，包含：(i)形成一基材，此基材包含一加热元件；(ii)形成一第一介电层覆盖加热元件；(iii)形成一第一开口贯穿第一介电层，以露出加热元件，其中第一开口具有一底面及一侧面；(iv)形成一阻障层于第一介电层上，并衬裹第一开口，其中阻障层包含一底部及一侧壁分别覆盖第一开口的底面及侧面；以及(v)形成一相变化元件以及一电极，其中相变化元件位于阻障层的底部上，且电极位于相变化元件上，使阻障层与电极包覆相变化元件。

【技术实现步骤摘要】

本专利技术是有关于一种相变化记忆体装置的制造方法。
技术介绍
计算机或其他电子装置通常配置有各种类型的记忆体，例如随机存取记忆体(RAM)、只读记忆体(R0M)、动态随机存取记忆体(DRAM)、同步动态随机存取记忆体(SDRAM)、相变化随机存取记忆体(PCRAM)或快闪记忆体。相变化记忆体是非挥发性的记忆体，可通过量测记忆体单元的电阻值而获取储存于其中的数据。一般而言，相变化记忆体单元包含加热元件以及相变化单元，相变化单元会因为受热而发生相变化。当通入电流至加热元件时，加热元件将电能转变成热量，所产生的热量促使相变化单元发生相的改变，例如从非晶相(amorphous)转变成多晶相(polycrystalline)。相变化单元在不同的相具有不同的电阻值，经由侦测或读取相变化单元的电阻值，便得以判断记忆体单元的数据型态。目前，相变化记忆体的制造过程仍面临一些问题，因此有必要提出一种更好的制造方法。
技术实现思路
本专利技术的一方面是提供一种，此方法的其中一项技术效果是解决曝光制程中的对准问题。此方法的另一项技术效果是所制造的相变化记忆体能够有效防止相变化元件的材料扩散到邻近的介电层中。根据本专利技术的各种实施方式，此方法包含以下的操作:(i)形成加热元件于半导体基材上；(ii)形成第一介电层于半导体基材及加热元件上方，其中第一介电层具有第一开口露出加热元件；(iii)形成阻障层于第一介电层上，并衬裹第一开口 ；(iv)形成相变化材料层于阻障层上，且填充第一开口 ；(v)移除一部分的相变化材料层以及一部分的阻障层，以露出第一介电层，并形成位于第一开口中的相变化元件；(Vi)形成第二介电层于第一介电层上，其中第二介电层具有第二开口露出相变化元件(Vii)形成电极材料层于第二介电层上，并填充第二开口 ；以及(viii)移除位于第二介电层上方的电极材料层的部分，而形成嵌设于第二开口的电极结构。在某些实施方式中，上述半导体基材包含至少一个下电极以及至少一层介电层位于下电极的上方，介电层具有至少一个通孔暴露出下电极，而且加热元件形成在通孔中。在某些实施方式中，加热元件的电阻值大于下电极的电阻值，且加热元件的宽度小于下电极的宽度。在某些实施方式中，第一开口的宽度为下电极的宽度的约0.8倍至约1.5倍。在某些实施方式中，第一开口的宽度大于加热元件的宽度。在某些实施方式中，阻障层包含氮化钛(TiN)、氮化钽(TaN)、钛(Ti)或上述的组合或类似的材料，且电极结构包含氮化钛(TiN)、氮化钽(TaN)、钛(Ti)或上述的组合或类似的材料。在某些实施方式中，阻障层、加热元件以及电极结构包含至少一种相同的材料。 在某些实施方式中，第一开口具有底面及侧面，且阻障层包含底部及侧壁分别覆盖第一开口的底面及侧面。在某些实施方式中，移除部分的相变化材料层以及部分的阻障层的操作包含:使用化学机械研磨移除位于第一介电层上方的阻障层和相变化材料层的部分。在某些实施方式中，第一开口及第二开口分别具有第一宽度及第二宽度，且第二宽度为第一宽度的1.1倍至1.6倍。【附图说明】图1绘示根据本专利技术各种实施方式的的流程图；图2-图10绘示本专利技术各种实施方式在不同制程阶段的剖面示意图。【具体实施方式】为了使本专利技术的叙述更加详尽与完备，下文针对了本专利技术的实施方式与具体实施例提出了说明性的描述；但这并非实施或运用本专利技术具体实施例的唯一形式。以下所揭露的各实施例，在有益的情形下可相互组合或取代，也可在一实施例中附加其他的实施例，而无须进一步的记载或说明。在以下描述中，将详细叙述许多特定细节以使读者能够充分理解以下的实施例。然而，可在无此等特定细节的情况下实践本专利技术的实施例。在其他情况下，为简化附图，熟知的结构与装置仅示意性地绘示于图中。在本文中使用空间相对用语，例如“下方”、“之下”、“上方”、“之上”等，这是为了便于叙述一元件或特征与另一元件或特征之间的相对关系，如图中所绘示。这些空间上的相对用语的真实意义包含其他的方位。例如，当图示上下翻转180度时，一元件与另一元件之间的关系，可能从“下方”、“之下”变成“上方”、“之上”。此外，本文中所使用的空间上的相对叙述也应作同样的解释。近来，在开发“相变化记忆体”(phase change memory)时面临一些技术问题。例如，当使用一般的沉积-微影-蚀刻制程来形成图案化的相变化元件时，微影制程会面临对准的问题。详细的说，在半导体基材上沉积一层相变化材料之后，因为相变化材料的光穿透率较小，所沉积的相变化材料层会遮蔽半导体基材上的对位标记(alignment mark)，导致后续的微影制程无法进行精准的对位。一种解决的方法是，先对沉积的相变化材料层进行一次粗略的微影-蚀刻制程，以移除相变化材料层中遮蔽对位标记的部分，让半导体基材上的对位标记露出来。然后，在利用露出的对位标记进行精准的对位，并再执行一次微影-蚀刻制程，而形成具有精准图案的相变化元件。上述的解决方式，不仅必须使用额外一次的粗略微影-蚀刻制程，而且此步骤必须依赖执行人员个人的经验及判断才能完成。本专利技术的一方面是有关于一种。在此提出的制造方法具备多种技术效果，其中一项技术效果即是能够完全避免上述的对准问题。图1绘示根据本专利技术各种实施方式的10的流程图。方法10包含操作12、操作14、操作16、操作18、操作20、操作22、操作24以及操作26。图2-图9绘示操作12至操作26中不同制程阶段的剖面示意图。虽然本文中使用一系列的操作来说明在此揭露的方法，但是这些操作所示的顺序不应该被解释为本专利技术的限制。具体的说，某些操作可以按不同的顺序进行或与其它步骤同时进行。此外，并非所有绘示的操作都是必须的才能实现本专利技术的实施方式。此外，在此所述的每一个操作可以包含多个步骤或动作，以实现所叙述的操作。在操作12中，形成加热元件120于半导体基材100上，如图2所示。在某些实施方式中，半导体基材100包含主动元件102、层间介电层(ILD) 104、垂直互连结构106以及第一电极108 (例如，各记忆体单元的下电极)。在某些实施方式中，半导体基材100包含掺杂或未掺杂的硅晶圆、或半导体上绝缘体(SOI)基材。主动元件102可例如为N型金属氧化物半导体(NMOS)元件、P型金属氧化物半导体(PMOS)元件或互补式金属氧化物半导体(CMOS)元件或类似的元件。在某些实施方式中，主动元件102包含栅极110和源/漏极区域112。层间介电层(ILD)可以是任何适合的介电材料，例如氮化硅、氧化硅、掺杂的硅玻璃等介电材料，层间介电层(ILD)也可以由低介电系数的介电材料所形成，例如磷硅酸盐玻璃(PSG)、硼磷硅玻璃(BPSG)、氟硅玻璃(FSG)、碳化硅材料、或上述的组合或类似材料。在某些实施方式中，半导体基材100还包含硅化金属层114，位于源/漏极区域112之上，垂直互连结构106经由硅化金属层114电性连接至源/漏极区域112。在一实施方式中，垂直互连结构106可例如为包含钨(W)材料的金属通孔结构。在另一实施方式中，半导体基材100还包含介电层116，介电层116形成在层间介电层104和第一电极108的上方，介电层116具有通孔116a位于第一电极108的上方。在本文档来自技高网...

【技术保护点】
一种制造相变化记忆体的方法，其特征在于，包含：形成一加热元件于一半导体基材上；形成一第一介电层于该半导体基材及该加热元件上方，其中该第一介电层具有一第一开口露出该加热元件；形成一阻障层于该第一介电层上，并衬裹该第一开口；形成一相变化材料层于该阻障层上，且填充该第一开口；移除一部分的该相变化材料层以及一部分的该阻障层，以露出该第一介电层，并形成位于该第一开口中的一相变化元件；形成一第二介电层于该第一介电层上，其中该第二介电层具有一第二开口露出该相变化元件；形成一电极材料层于该第二介电层上，并填充该第二开口；以及移除位于该第二介电层上方的该电极材料层的部分，而形成嵌设于第二开口的一电极结构。

【技术特征摘要】

【专利技术属性】
技术研发人员：陶义方，
申请(专利权)人：宁波时代全芯科技有限公司，英属维京群岛商时代全芯科技有限公司，
类型：发明
国别省市：浙江;33