一种以太网接口管理电路制造技术

本发明专利技术提供一种以太网接口管理电路，令中转模块通过所述第一供电端口与所述处理器电连接一第一电源，且通过所述第二供电端口与所述以太网接口模块电连接一第二电源，所述中转模块用以根据所述控制信号，控制处理器与所述以太网接口模块间的数据传输方向。使处于不同电压域的处理器与所述以太网接口模块可以根据自身需要，选择相应的电源，电路连接较灵活，还解决了现有技术中处理器与以太网接口模块直接连接造成的信号电平裕度不够的问题，保证了通信信号的质量。

【技术实现步骤摘要】

本专利技术涉及网络连接管理领域，特别是涉及一种以太网接口管理电路。
技术介绍
目前主流的IOG以太网PHY(Physical Layer，物理层）芯片的MIIM(Medium Independent Interface Management，媒体独立接口管理总线）接口支持可选的1.2V和 2. 5V电平，而通用的CPU的MUM接口只支持3. 3V电平，这就造成了通用的CPU的MUM接口 和IOG PHY芯片的MUM接口处于不同的电源域。已有实现方案是将IOG PHY芯片的MUM 接口的电源管脚2. 5V供电，即PHY芯片的MUM接口电平为2. 5V，CPU的MUM接口和IOG PHY芯片的MUM接口直接连接。现有的技术缺点：其一 ：10G PHY的MUM接口电源是I. 2V 电源和2. 5V电源可选，现有的技术中，IOG PHY芯片的MUM接口电源只支持2. 5V，不支持 I. 2V，限制了 PHY电源的灵活多选择的设计。其二：3. 3V LVTTL和2. 5V的LVTTL电平标准 为： 3. 3V LVTTL :Vcc :3. 3V ;V0H> = 2. 4V ;V0L〈 = 0? 4V ;VIH> = 2V ;VIL〈 = 0? 8V。 2. 5V LVTTL :Vcc :2. 5V ;V0H> = 2. OV ;V0L〈 = 0? 2V ;VIH> = I. 7V ;VIL〈 = 0? 7V。 其中，Vcc表示电压电压，VOH表示输出高电平电压，VOL表示输出低电平电压，VIH 表示输入高电平电压，VIL表示输入低电平电压。即当PHY芯片发送高电平信号给CPU时， PHY芯片发送的高信号为V0H> = 2V，而CPU接收高电平的判断标准为VIH> = 2V，两个指标 可以配合，但无裕量。如果CPU到PHY之间的传输距离比较长，或者一个CPU管理多个PHY， 线路负载比较重时，就会导致信号的衰减和变形，使得从信号PHY芯片发送的VOH到达CPU 时，由于信号的衰减，不能达到2V，即电平的裕量不够，容易产生误码。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种以太网接口管理电 路，用于解决现有技术中CPU的电源与PHY芯片的电源不一致而导致PHY芯片电源设计不 灵活的问题。 为实现上述目的及其他相关目的，本专利技术提供一种以太网接口管理电路，包括：处 理器；以太网接口模块，通过总线与所述处理器进行通信；中转模块，与所述处理器和所述 以太网接口模块电连接，包括控制端口、第一供电端口以及第二供电端口，所述控制端口接 收一控制信号，所述第一供电端口与所述处理器电连接一第一电源，所述第二供电端口与 所述以太网接口模块电连接一第二电源，所述中转模块用以根据所述控制信号，控制处理 器与所述以太网接口模块间的数据传输方向。 可选的，所述以太网接口管理电路还包括：复杂可编程逻辑器件模块，与所述中转 模块电连接，用于向所述中转模块的所述控制端口提供所述控制信号。 可选的，所述复杂可编程逻辑器件模块与所述总线连接，以根据对所述处理器和 所述以太网接口模块之间的总线的通信协议的解析而产生所述控制信号。 可选的，所述复杂可编程逻辑器件模块对所述总线的通信协议的解析结果包括前 导码、帧起始标记、操作码、以太网接口模块内部寄存器地址、状态转换域、读/写状态标志 位。 可选的，所述控制信号默认为用于控制所述数据传输方向为从所述处理器到所述 以太网接口模块，且当判断所述读/写状态标志位为读时，令所述中转模块根据所述控制 信号，令所述数据传输方向为从所述以太网接口模块到所述处理器。 可选的，所述处理器还用以产生一时钟信号，且通过所述中转模块向所述以太网 接口模块传输所述时钟信号。 可选的，所述中转模块控制所述时钟信号的传输方向保持为从所述处理器到所述 以太网接口模块。 可选的，所述中转模块为SN74AVC2T245芯片。 可选的，所述处理器与所述以太网接口模块之间通过媒体独立接口总线进行通 f目。 可选的，第一电源为3. 3V电源，所述第二电源为I. 2V或2. 5V电源。 如上所述，本专利技术的以太网接口管理电路，令中转模块通过所述第一供电端口与 所述处理器电连接一第一电源，且通过所述第二供电端口与所述以太网接口模块电连接一 第二电源，所述中转模块用以根据所述控制信号，控制处理器与所述以太网接口模块间的 数据传输方向。使处于不同电压域的处理器与所述以太网接口模块可以根据自身需要，选 择相应的电源，电路连接较灵活，还解决了现有技术中处理器与以太网接口模块直接连接 造成的信号电平裕度不够的问题，保证了通信信号的质量。【附图说明】 图1显示为本专利技术的一种以太网接口管理电路在一具体实施例中的模块示意图。 图2显示为图2所示的电路在一具体实施例中运行的过程中DIR2的时序图。 图3显示为本专利技术的一种以太网接口管理电路在一具体实施例中的电路原理图。 元件标号说明 1 以太网接口管理电路 11 处理器 12 以太网接口模块 13 中转模块【具体实施方式】 以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书 所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实 施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离 本专利技术的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施 例中的特征可以相互组合。 需要说明的是，以下实施例中所提供的图示仅以示意方式说明本专利技术的基本构 想，遂图示中仅显示与本专利技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸 绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也 可能更为复杂。 MIIM(Management Interface，媒体独立接口）总线是CPU对IOG以太网PHY芯片 的管理接口，MnM有两根信号线，管理数据时钟MDC (Management Data Clock)和管理数据 信号 MDIO(Management Data Input/Output)。CPU 可以通过 MIIM 总线来配置 PHY 的寄存 器信息，例如PHY的工作速率、接口传输介质选择、以及工作模式的选择，也可以通过MUM 总线来读取PHY的寄存器内容来获取PHY的工作状态信息。 目前主流的IOG以太网PHY芯片的MUM接口支持可选的I. 2V和2. 5V电平，如果 PHY芯片MUM接口的电源管脚I. 2V供电，MUM总线就支持I. 2V电平；如果PHY芯片MUM 接口的电源管脚2. 5V供电，MUM总线就支持2. 5V电平。而通用的CPU的MUM接口只支 持3. 3V电平，这就造成了通用的CPU的MUM接口和IOG PHY芯片的MUM接口处于不同的 电源域。且为了可以与所述CPU进行正常的通信，需要选择以太网PHY芯片的电源为2. 5V， 且由于3. 3V LVTTL和2. 5V的LVITL电平标准为： 3. 3V LVTTL :Vcc :3. 3V ;V0H> = 2. 4V ;V0L〈 = 0? 4V ;VIH> = 2V本文档来自技高网...

【技术保护点】
一种以太网接口管理电路，其特征在于，包括：处理器；以太网接口模块，通过总线与所述处理器进行通信；中转模块，与所述处理器和所述以太网接口模块电连接，包括控制端口、第一供电端口以及第二供电端口，所述控制端口接收一控制信号，所述第一供电端口与所述处理器电连接一第一电源，所述第二供电端口与所述以太网接口模块电连接一第二电源，所述中转模块用以根据所述控制信号，控制处理器与所述以太网接口模块间的数据传输方向。

【技术特征摘要】

【专利技术属性】
技术研发人员：王亦鸾，
申请(专利权)人：上海斐讯数据通信技术有限公司，
类型：发明
国别省市：上海;31