金属栅极形成方法技术

本发明专利技术提供了一种金属栅极形成方法，包括：在衬底中形成金属栅极沟槽，并且在金属栅极沟槽的底部和侧壁上依次形成高介电常数层和氮化钛层；沉积氧化硅层，使得所述氧化硅层覆盖衬底表面以及金属栅极沟槽内的所述氮化钛层；对氧化硅层进行回刻，从而去除衬底表面以及金属栅极沟槽侧壁上的氧化硅层部分，保留金属栅极沟槽底部的底部氧化硅部分；湿法刻蚀去除暴露出来的氮化钛层部分，保留底部氧化硅部分覆盖的氮化钛部分；湿法刻蚀去除暴露出来的高介电常数层，并且完全去除底部氧化硅部分；在金属栅极沟槽中沉积功函数金属层；在金属栅极沟槽中填充栅极金属。

【技术实现步骤摘要】

本专利技术涉及半导体制造领域，更具体地说，本专利技术涉及一种。
技术介绍
随着CMOS集成电路制造工艺的发展以及关键尺寸的缩小，很多新的方法被运用到器件制造工艺中，用以改善器件性能。在MOS晶体管器件和电路制备中，最具挑战性的是传统CMOS器件在缩小的过程中由于Si02栅氧化层介质厚度减小带来的高的栅极漏电流。同时，为了避免多晶娃栅极的耗尽效应，至28nm以下技术结点，HKMG(high k metal gate，高介电常数栅极)工艺成为主流，具有较高介电常数的氧化铪成为主要的栅极介质材料(k>20)ο由于阈值电压的要求，NMOS和PMOS需要使用不同的功函数金属。目前主流的高介电常数最后金属最后(high k last-metal last)制造工艺流程示意。即去除虚设多晶娃(dummy poly)栅极之后，首先形成界面氧化层和高介电常数介质层，然后沉积TiN Cap层，再沉积与功函数金属相关的阻挡层(barrier layer)以及功函数金属，最后填充金属招(也可以选择填充金属钨)。需要强调的是，高介电常数介质的沉积一般采用原子层沉积的方式，也就是说金属栅极沟槽的底部，侧部以及顶部都会生长。侧壁的高介电常数介质使得金属栅极沟槽更狭窄，加大了厚度金属填充时的难度，同时由于侧壁高介电常数介质的存在，也会导致最终形成的金属栅极更狭窄，很显然，这会增大栅极电阻。
技术实现思路
本专利技术所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种用于HKMG器件的，能够在不损伤底部高介电常数介质的前提下，去除侧壁的高介电常数介质，由此不仅可以增加后续金属填充制程的工艺窗口，而且可以降低栅极电阻，有利于提高器件的电性能。为了实现上述技术目的，根据本专利技术，提供了一种，包括:第一步骤:在衬底中形成金属栅极沟槽，并且在金属栅极沟槽的底部和侧壁上依次形成高介电常数层和氮化钛层；第二步骤:沉积氧化硅层，使得所述氧化硅层覆盖衬底表面以及金属栅极沟槽内的所述氮化钛层；第三步骤:对氧化硅层进行回刻，从而去除衬底表面以及金属栅极沟槽侧壁上的氧化硅层部分，保留金属栅极沟槽底部的底部氧化硅部分；第四步骤:湿法刻蚀去除暴露出来的氮化钛层部分，保留底部氧化硅部分覆盖的氮化钛部分；第五步骤:湿法刻蚀去除暴露出来的高介电常数层，并且完全去除底部氧化硅部分;第六步骤:在金属栅极沟槽中沉积功函数金属层；第七步骤:在金属栅极沟槽中填充栅极金属。优选地，所述用于形成HKMG器件的金属栅极。优选地，在第三步骤中通过湿法刻蚀或者通过SiCoNi工艺进行回刻。优选地，在第四步骤中，使用盐酸和硝酸溶液执行湿法刻蚀。优选地，在第四步骤中，使用使用硫酸和双氧水执行湿法刻蚀。优选地，在第五步骤中，通过DHF刻蚀，通过刻蚀时间控制消耗的高介电常数层的厚度。优选地，在第五步骤中，通过增加干法刻蚀完全去除底部氧化硅部分。优选地，在第二步骤中，采用火焰气相沉积法FCVD沉积氧化硅层。优选地，高介电常数层的材料是Hf02。【附图说明】结合附图，并通过参考下面的详细描述，将会更容易地对本专利技术有更完整的理解并且更容易地理解其伴随的优点和特征，其中:图1示意性地示出了根据本专利技术优选实施例的的第一步骤。图2示意性地示出了根据本专利技术优选实施例的的第二步骤。图3示意性地示出了根据本专利技术优选实施例的的第三步骤。图4示意性地示出了根据本专利技术优选实施例的的第四步骤。图5示意性地示出了根据本专利技术优选实施例的的第五步骤。图6示意性地示出了根据本专利技术优选实施例的的第六步骤。图7示意性地示出了根据本专利技术优选实施例的的第七步骤。需要说明的是，附图用于说明本专利技术，而非限制本专利技术。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。【具体实施方式】为了使本专利技术的内容更加清楚和易懂，下面结合具体实施例和附图对本专利技术的内容进行详细描述。图1至图7示意性地示出了根据本专利技术优选实施例的的各个步骤。而且，优选地，所述用于形成HKMG器件的金属栅极。如图1至图7所示，根据本专利技术优选实施例的包括:第一步骤:在衬底10中形成金属栅极沟槽，并且在金属栅极沟槽的底部和侧壁上依次形成高介电常数层20和氮化钛层30 ;优选地，高介电常数层20的材料是Hf 02。第二步骤:沉积氧化硅层40，使得所述氧化硅层40覆盖衬底10表面以及金属栅极沟槽内的所述氮化钛层30 ;优选地，在第二步骤中，可以采用火焰气相沉积法FCVD沉积氧化硅层40 ;以28nm工艺技术为例，栅极的高度一般为30-40nm左右，可以在金属栅极沟槽底部沉积10-30nm厚度的氧化硅层40 ；第三步骤:对氧化硅层40进行回刻，从而去除衬底10表面以及金属栅极沟槽侧壁上的氧化硅层40部分，保留金属栅极沟槽底部的底部氧化硅部分41 ;优选地，在第三步骤中，可以通过湿法刻蚀(DHF，稀释氢氟酸)或者通过SiCoNi工艺进行回刻。而且，在第三步骤中，通过刻蚀时间的调整，可以控制暴露TiN的高度；第四步骤:湿法刻蚀去除暴露出来的氮化钛层30部分，保留底部氧化硅部分41覆盖的氮化钛部分31 ； 其中，在第四步骤中，可以使用盐酸和硝酸溶液执行湿法刻蚀，或者使用SPM (硫酸+双氧水)执行湿法刻蚀。第五步骤:湿法刻蚀去除暴露出来的高介电常数层20，并且完全去除底部氧化硅部分41 ；在第五步骤中，可以通过DHF刻蚀(Hf02可以缓慢溶解在DHF里)，通过时间精确控制消耗的高介电常数层20的厚度。由于DHF对氧化硅具有较快的刻蚀速率，在这个过程中底部的氧化硅也会被完全清除。在优选示例中，为了保证底部氧化硅部分41被完全去除，也可以通过增加一步干法刻蚀的工艺，在这个干法刻蚀过程中，TiN可以作为刻蚀阻挡层。第六步骤:在金属栅极沟槽中沉积功函数金属层50 ；第七步骤:在金属栅极沟槽中填充栅极金属60。通过本专利技术提供的，能够在不损伤底部高介电常数介质的前提下，去除侧壁的高介电常数介质，由此不仅可以增加后续金属填充制程的工艺窗口，而且可以降低栅极电阻，有利于提高器件的电性能。可以理解的是，虽然本专利技术已以较佳实施例披露如上，然而上述实施例并非用以限定本专利技术。对于任何熟悉本领域的技术人员而言，在不脱离本专利技术技术方案范围情况下，都可利用上述揭示的
技术实现思路
对本专利技术技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本专利技术技术方案的内容，依据本专利技术的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本专利技术技术方案保护的范围内。【主权项】1.一种，其特征在于包括: 第一步骤:在衬底中形成金属栅极沟槽，并且在金属栅极沟槽的底部和侧壁上依次形成高介电常数层和氮化钛层； 第二步骤:沉积氧化硅层，使得所述氧化硅层覆盖衬底表面以及金属栅极沟槽内的所述氮化钛层； 第三步骤:对氧化硅层进行回刻，从而去除衬底表面以及金属栅极沟槽侧壁上的氧化硅层部分，保留金属栅极沟槽底部的底部氧化硅部分； 第四步骤:湿法刻蚀去除暴露出来的氮化钛层部分，保留底部氧化硅部分覆盖的氮化钛部分； 第五步骤:湿法刻蚀去除暴露出来的高介电常数层，并且完全去除底部氧化硅部分； 第六步骤:在金属栅极沟槽中沉积功函数金属层； 第七步骤:在金本文档来自技高网...

【技术保护点】
一种金属栅极形成方法，其特征在于包括：第一步骤：在衬底中形成金属栅极沟槽，并且在金属栅极沟槽的底部和侧壁上依次形成高介电常数层和氮化钛层；第二步骤：沉积氧化硅层，使得所述氧化硅层覆盖衬底表面以及金属栅极沟槽内的所述氮化钛层；第三步骤：对氧化硅层进行回刻，从而去除衬底表面以及金属栅极沟槽侧壁上的氧化硅层部分，保留金属栅极沟槽底部的底部氧化硅部分；第四步骤：湿法刻蚀去除暴露出来的氮化钛层部分，保留底部氧化硅部分覆盖的氮化钛部分；第五步骤：湿法刻蚀去除暴露出来的高介电常数层，并且完全去除底部氧化硅部分；第六步骤：在金属栅极沟槽中沉积功函数金属层；第七步骤：在金属栅极沟槽中填充栅极金属。

【技术特征摘要】

【专利技术属性】
技术研发人员：雷通，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海;31