本发明专利技术涉及一种SDRAM控制方法，尤其涉及一种提高控制简易性的SDRAM控制器及其工作方法。本发明专利技术的技术方案是，通过大幅减少控制接口，需要的控制的引脚有：clk信号端、rst_n信号端、sdram_wr_req信号端、sdram_rd_req信号端、sys_addr信号端、sys_data_in信号端、sdram_busy信号端、sdram_wr_ack信号端、sdram_rd_ack1信号端、sdram_rd_ack2信号端，其余的信号都交给控制器内部处理，来实现数据存储、读取、控制，本发明专利技术还包括一种控制方法，用以实现通少量引脚实现既定功能。本发明专利技术的有益效果是通过减少控制引脚，达到客户使用便捷、操作简单、时序稳定的预期目的。
【技术实现步骤摘要】
本专利技术涉及一种SDRAM控制方法，尤其涉及一种提高控制简易性的SDRAM控制器 及其工作方法。
技术介绍
SDRAM(SynchronousDynamicRandomAccessMemory),即同步动态随机存储 器，就是通常所说的内存。SDRAM有着价格低廉、体积小、速度快、容量大等优点，同时由于 SDRAM采用电容充放电的存储机制而需要定期刷新，所以其操作更为复杂，直接使用很不 方便。所以，有必要设计一种专门的SDRAM控制器，使得用户能够像使用SRAM-样来使 用SDRAM。 本专利技术涉及的控制方法，对SDRAM繁杂的操作进行了封装，使得外界可以用简单 的时序对其进行快速读写。
技术实现思路
针对现有技术对时序要求较为严格，外界使用时较为繁琐，从而提供了一种提高 控制简易性的SDRAM控制器及其工作方法。 本专利技术中用户只需操作有限的几个引脚就可以实现对SDRAM的读写控制，本专利技术 中需要的控制的引脚有：elk信号端、rst_n信号端、sdram_wr_req信号端、sdram_rd_req 信号端、sys_addr信号端、sys_data_in信号端、sdram_busy信号端、sdram_wr_ack信号端、 sdram_rd_ackl信号端、sdram_rd_ack2信号端，其余的信号都交给控制器内部处理。 进一步，所述的elk信号端，其功能是作为控制器的时钟输入，同时经过反向后， 会作为sdram的时钟输出； 进一步，所述的rst_n信号端，其功能是低电平有效的复位输入； 进一步，所述的sdram_wr_req信号端，即为SDRAM写请求，当高电平时有效，该信号可 以有效发起一次写操作； 进一步，所述的sdram_rd_req信号端，即为SDRAM读请求，当高电平时有效，该信号有 效发起一次读操作； 进一步，所述的Sys_addr信号端，其功能是系统地址输入，用户使用控制器读写时，在 此端口送入要读写的20位地址； 进一步，所述的sys_data_in信号端，其功能是系统数据输入，用户在进行写时，在此 端口送入16位要写的数据； 进一步，所述的sdram_dqm信号端，其功能是SDRAM的高低字节掩码，本控制器同时使 能高低字节，所以掩码都为〇; 进一步，所述的Sdram_buSy信号端，即为忙信号，当高电平时有效，该信号有效表示SDRAM控制器正在忙，不可进行新的读写； 进一步，所述的sdram_wr_ack信号端，即为写响应信号，当高电平时有效，表示控制器 已经受理写操作，并正在执行； 进一步，所述的sdram_rd_ackl信号端，即为是读响应信号，当高电平时有效，表示控 制器已经受理读操作，并正在执行； 进一步，所述的Sdram_rd_aCk2信号端，即为读数据输出信号，当高电平时有效，每个 有效周期对应一个有效的数据输出； 进一步，所述的sys_data_out信号端，其功能是系统数据输出，在每个sdram_rd_ack2信号有效的周期，该端口对应一个有效数据输出。 上述SDRAM控制器的工作方法，方法步骤如下： 1写操作： 1)首先检查sdram_busy信号电平是否为低，如为高表示控制器正在忙，需要等待其变 低； 2)待Sdram_bUSy信号电平变低后，将写数据的起始地址以及起始写数据分别放在 sys_addr信号地址线和sys_data_in信号数据线上面，同时拉高sdram_wr_req信号电平， 表示请求一次写入操作； 3)维持步骤2中的状态，直到sdram_wr_ack信号电平变高； 4) sdram_wr_ack信号电平变高的第一个时钟周期，表示第一个数据将被写入到第一个 地址，紧接着用户如果需要继续写入数据，需要在本次Sdram_wr_aCk信号高电平期间对下 一次要写的地址和数据赋值，依次类推，注意此时sdram_wr_req信号仍然维持有效，即高 电平 5)当需要结束本次写操作时，拉低sdram_wr_req信号电平即可，sdram_wr_req低电平 期间对应的地址和数据将不会被写入，此时一次写入操作就结束了；如果想要继续写入下 一轮数据，则返回步骤1。 2读操作 1)首先检查sdram_busy信号电平是否为低，如为高表示控制器正在忙，需要等待其变 低； 2)待sdram_busy信号电平变低后，将读数据的起始地址放在sys_addr信号地址上，同 时拉高sdram_rd_req信号电平，表示请求一次读取操作； 3)维持步骤2的状态，直到sdram_rd_ackl信号电平变高； 4) sdram_rd_ackl信号电平变高的第一个周期，表示将对起始地址对应的第一个数据 执行读取操作，紧接着如果想继续读取其他数据，则要在本次sdram_rd_aCkl信号高电平 期间对下一次要读的地址进行赋值，依次类推，即每一个sdram_rd_aCkl信号的高电平将 执行一次读操作。注意此时sdram_rd_req信号仍然要维持高电平； 5)当sdram_rd_ack2信号电平第一次变高时，表示第一个读取的数据已经出现在sys_ data_out数据线上，紧接着会陆续出来第二个，第三个….具体多少取决于步骤4中执行了 多少次读操作； 6)当需要结束读操作时，拉低sdram_rd_req信号电平即可，sdram_rd_req低电平对应 的地址无效，此时结束读操作。如要进行新一轮读操作，则返回步骤1。 本专利技术的有益效果是： 1. 由于控制线仅有地址线_sys_addr,数据线_sys_data,读请求sdram_rd_req,写 请求sdram_wr_req,读响应-sdram_rd_ack,写响应-sdram_wr_ack,以及忙信号 _sdram_ busy，其中Sdram_bUSy可以不使用，所以最大程度精简了控制器的控制引脚数目，实现了 最大程度化的减少了引脚数目； 2. 在兼容各种应用场合的同时将使用复杂度降到最低，仅仅使用求信号、应答信号并 配合数据信号和地址信号即可进行读写； 3. 从控制器到SDRAM的命令延迟仅有0. 5个时钟周期，使得由于控制器而引起的读写 附加延迟降到最低，加快了响应速度。【具体实施方式】 为了更清楚的介绍本专利技术提出的一种提高控制简易性的SDRAM控制器及其工作 方法，下面结合具体实施例，进行进一步说明。 本专利技术中用户只需操作有限的几个引脚就可以实现对SDRAM的读写控制，本专利技术 中需要的控制的引脚有：elk信号端、rst_n信号端、sdram_wr_req信号端、sdram_rd_req 信号端、sys_addr信号端、sys_data_in信号端、sdram_busy信号端、sdram_当前第1页1 2 本文档来自技高网...
【技术保护点】
一种提高控制简易性的SDRAM控制器及其工作方法，其特征在于：大幅减少控制接口，需要的控制的引脚有：clk信号端、rst_n信号端 、sdram_wr_req信号端、sdram_rd_req信号端、sys_addr信号端、sys_data_in信号端、sdram_busy信号端、sdram_wr_ack信号端、sdram_rd_ack1信号端、sdram_rd_ack2信号端，其余的信号都交给控制器内部处理。
【技术特征摘要】
【专利技术属性】
技术研发人员：魏巍，杨海舟，
申请(专利权)人：西安光向信息科技有限公司，
类型：发明
国别省市：陕西;61
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