三维存储器制造技术

本文大体上论述三维存储器单元及制造及使用所述存储器单元的方法。在一或多个实施例中，三维垂直存储器可包含存储器堆叠。此存储器堆叠可包含存储器单元及介于邻近存储器单元之间的电介质，每一存储器单元包含控制栅极及电荷存储结构。所述存储器单元可进一步包含介于所述电荷存储结构与所述控制栅极之间的势垒材料，所述电荷存储结构及所述势垒材料具有实质上相等的尺寸。

【技术实现步骤摘要】
【国外来华专利技术】三维存储器优先权申请本申请案主张2013年1月24日申请的第13/748,747号美国临时申请案的权益，所述申请案的全文并入本文中。
技术介绍
一些存储器单元可包含浮动栅极及包覆所述浮动栅极的三侧的氮化物。非所要的电荷可能被捕获于所述氮化物中，特定来说，被捕获于氮化物的并非直接介于控制栅极与所述浮动栅极之间的部分中。单元的阈值电压(Vt)可由捕获于所述氮化物中的非所要电荷改变。附图说明图1说明存储器单元的实例的横截面图，其中栅极间电介质(IGD)部分地包覆浮动栅极。图2说明存储器单元的实例的横截面图。图3说明存储器单元的实例的横截面图。图4通过实例说明不同存储器单元中的控制栅极偏压电压对比支柱电流的曲线图。图5A到G说明制造垂直存储器的技术的实例。图6A到K说明制造垂直存储器的另一技术的另一实例。图7A到D说明制造垂直存储器的技术的另一实例。图8A到F说明制造垂直存储器的技术的其它实例。图9说明垂直存储器的实例的横截面图。图10A到B说明制造垂直存储器的技术的实例。图11说明存储器阵列的实例。具体实施方式以下详细描述涉及以说明的方式展示具体方面及可在其中实践本专利技术的目标的实施例的附图。充分详细描述这些实施例以使所属领域的技术人员能实践本专利技术。将本申请案中所使用的术语“水平”定义为平行于晶片(例如，衬底)的常规平面或表面的平面，而与所述晶片或衬底的实际定向无关。术语“垂直”是指垂直于如上文所定义的水平的方向。相对于处于所述晶片或衬底的顶面上的常规平面或表面而定义例如“上”、“侧”、“高于”、“低于”、“上方”及“下方”等的介词，而与所述晶片或衬底的实际定向无关。本文中所使用的术语“晶片”及“衬底”大体上是指集成电路形成于其上的任何结构，且还指在集成电路制造的各个阶段期间的此类结构。因此，以下详细描述不应以限制性意义理解，且本专利技术的范围仅由所附权利要求书连同这些权利要求书授权的等效物的全部范围来界定。本文大体上论述三维(3D)存储器、存储器单元及制造及其使用方法。在一或多个实施例中，3D垂直存储器可包含存储器堆叠。存储器堆叠可包含至少两个存储器单元及介于邻近存储器单元之间的电介质的堆叠，其中每一存储器单元包含控制栅极(CG)及电荷存储结构(例如，浮动栅极(FG)或电荷陷阱(CT))，所述电荷存储结构经配置以存储积累于其上的电子或空穴。信息由所述单元所存储的电子或空穴量来表示。所述存储器堆叠可进一步包含势垒材料，例如，包括氧化物-氮化物-氧化物(“ONO”)的复合物的栅极间电介质(IGD)中的氮化物，其中所述IGD可介于所述电荷存储结构与所述CG之间。所述势垒材料及所述电荷存储结构可邻近而横向定位、彼此水平对准或具有实质上相等高度。NAND阵列架构为存储器单元阵列，所述阵列经布置使得所述阵列的存储器单元在逻辑行中耦合到存取线(其被耦合到所述存储器单元的CG，且在一些情况下至少部分地由所述记忆单元的CG形成)，所述存取线常规地称为字线。所述阵列的一些存储器单元一起串联耦合在源极线与数据线(其常规地称为位线)之间。可将NAND阵列架构中的存储器单元编程到所需数据状态。例如，可将电荷积累(例如，放置)于存储器单元的FG上或从所述存储器单元的FG移除以将所述单元编程到若干数据状态中的所需者。常规地称为单电平单元(SLC)的存储器单元可经编程到两种数据状态中的所需者(例如，“1”或“0”状态)。常规地称为多电平单元(MLC)的存储器单元可经编程到两种以上数据状态中的所需者。当将电子存储于FG上时，其修改所述单元的Vt。因此，当通过将特定电压置于CG上(例如，通过利用读取电压来驱动耦合到所述单元的存取线)来“读取”所述单元时，电流将取决于所述单元的Vt及置于所述CG上的特定电压而在所述单元的通道中流动或不流动。电流的此存在或缺乏可被感测且翻译成1及0，从而重现所存储的数据。每一存储器单元可并非直接地耦合到源极线及数据线。而是，可在串中将实例阵列的存储器单元布置在一起(通常每一串具有4、8、16、32或更多个单元)，其中所述串中的所述存储器单元一起串联耦合在共用源极线与数据线之间。可由行解码器来存取NAND阵列，所述行解码器通过使用电压驱动耦合到一行存储器单元的存取线而激活所述单元。另外，可使用不同电压来驱动耦合到每一串的未被选择的存储器单元的存取线。例如，可使用导通电压来驱动每一串的未被选择的存储器单元以便将其作为通路晶体管来操作，从而允许其以不受其经编程的数据状态限制的方式来使电流通过。接着，电流可通过串连耦合串的每一存储器单元而从源极线流动到数据线，由经选定而待读取的每一串的存储器单元限制。此将所述行经选定的存储器单元的当前经编码、经存储的数据值放置于所述数据线上。选定且感测一页数据线，且接着可从来自所述页的经感测的数据字选择个别数据字且从存储器设备来传递所述个别数据字。快闪存储器(例如，NAND阵列)形成为具有多于一个以上存储器单元的堆叠的3D存储器。所述记忆单元的CG可邻近于CG凹部。图1展示来自3D存储器内的存储器单元的堆叠的存储器单元100的实例，存储器单元100可包含电荷存储结构(例如，FG102A)、电介质(例如，氧化物)108、势垒膜(例如，氮化物)104A、CG106及支柱110。在所说明的实例中，势垒膜104A介于FG102A与CG106之间。如大体上所说明，势垒膜104A可为实质上直线的，但可能不实质上呈矩形。电荷可捕获于势垒膜104A的部分上，例如捕获于势垒膜104A的不直接使FG102A与CG106分离的部分上。图2展示垂直存储器单元200的实例的横截面图。存储器单元200可包含FG102B、电介质108、势垒膜104B及CG106。垂直存储器单元200可用于NAND串、NOR串或其它类型的串。如图2中所说明，势垒膜104可实质上呈矩形。图3展示存储器单元300(例如，垂直存储器单元)的实例的横截面图，存储器单元300可包含FG102B、势垒膜104B、CG106、电介质108及半导体支柱110。FG102B可由半导体材料(例如，导电掺杂的多晶硅)制成。FG102B可具有实质上等于势垒膜104B的第一尺寸312B的第一尺寸312A(例如，高度)(例如，在用于制造存储器单元的制造工艺中的标准偏差的一或两倍内)，如图3中所示。FG102B的第一尺寸312A还可大于势垒膜104B的第一尺寸312B。FG102B可具有垂直于第一尺寸312A的第二尺寸(例如，长度)314A，第二尺寸314A贯穿FG102B的整个第一尺寸312A而大于势垒膜104B的第二尺寸314B，如图3中所示。FG102B的第一尺寸312A可小于CG106的第一尺寸312C或实质上等于CG106的第一尺寸312C。CG106的第二尺寸314C可贯穿FG102B的整个第一尺寸312A而大于FG102B的第二尺寸314A。可使用PECVD工艺来沉积CG106、氧化物108、FG102或势垒膜104。势垒膜104B可包含第二尺寸314B，第二尺寸314B贯穿其第一尺寸312B而实质上相等(例如，势垒膜104B可跨其整个第一尺寸312B而包含实质上均匀的厚度)，如图3中所示。势垒膜104B可在垂直存储器单元300的垂直横截面中本文档来自技高网...

【技术保护点】
一种垂直存储器，其包括：存储器单元的堆叠，所述堆叠的单元包括：控制栅极；电荷存储结构，其具有尺寸；以及势垒膜，其介于所述电荷存储结构与所述控制栅极之间，其中所述势垒膜具有对应于所述电荷存储结构的所述尺寸的尺寸，且其中所述电荷存储结构的所述尺寸实质上等于或大于所述势垒膜的所述尺寸。

【技术特征摘要】
【国外来华专利技术】2013.01.24 US 13/748,7471.一种垂直存储器，其包括：存储器单元的堆叠，所述堆叠的单元包括：控制栅极；电荷存储结构，其具有尺寸；势垒膜，其介于所述电荷存储结构与所述控制栅极之间，其中所述势垒膜具有对应于所述电荷存储结构的所述尺寸的尺寸，且其中所述电荷存储结构的所述尺寸实质上等于或大于所述势垒膜的所述尺寸；第一电介质，其介于所述势垒膜与所述电荷存储结构之间且在所述势垒膜的第一侧；以及第二电介质，其介于所述势垒膜与所述控制栅极之间且在相对所述势垒膜的所述第一侧的所述势垒膜的第二侧。2.根据权利要求1所述的存储器，其中所述势垒膜具有表面且所述电荷存储结构具有与所述势垒膜的所述表面相对且实质上平行于所述势垒膜的所述表面的表面，其中所述势垒膜的所述表面的每一部分与所述电荷存储结构的所述表面具有实质上相等距离。3.根据权利要求1所述的存储器，其中所述电荷存储结构具有面向所述势垒膜的实质上平面侧，所述控制栅极具有面向所述势垒膜的实质上平面侧，且所述势垒膜具有面向且实质上平行于所述电荷存储结构的所述实质上平面侧的第一实质上平面侧及面向且实质上平行于所述控制栅极的所述实质上平面侧的第二实质上平面侧。4.根据权利要求1所述的存储器，其中实质上等于或大于所述势垒膜的所述尺寸的所述电荷存储结构的所述尺寸包括实质上等于所述势垒膜的所述尺寸的所述电荷存储结构的所述尺寸。5.根据权利要求1所述的存储器，其进一步包括邻近于所述电荷存储结构的支柱且其中电介质介于所述支柱与所述电荷存储结构之间。6.根据权利要求5所述的存储器，其中所述支柱包括多晶硅，所述电荷存储结构包括多晶硅，所述电介质包括氧化物，且所述势垒膜包括氮化物。7.根据权利要求1所述的存储器，其中所述存储器单元堆叠包括存储器单元的NAND串。8.根据权利要求1所述的存储器，其中所述势垒膜完全介于对应于所述电荷存储结构的一侧的平面与对应于所述控制栅极的与所述电荷存储结构的所述侧相对的一侧的平面之间。9.根据权利要求1所述的存储器，其中所述电荷存储结构及所述势垒膜形成于邻近于所述控制栅极的控制栅极凹部中。10.一种包括垂直支柱的存储器单元的垂直堆叠，其中所述堆叠的单元包括：电荷存储结构，其沿尺寸而邻近于所述支柱；第一电介质及势垒膜，其沿所述尺寸而邻近于所述电荷存储结构，所述第一电介质介于所述电荷存储结构和所述支柱之间；控制栅极，其沿所述尺寸而邻近于所述电介质及势垒膜，其中所述存储器单元的所述势垒膜跨所述整个尺寸而具有实质上均匀厚度；第二电介质，其介于所述势垒膜和所述电荷存储结构之间且在所述势垒膜的第一侧；以及第三电介质，其介于所述势垒膜和所述控制栅极之间且在相对所述势垒膜的所述第一侧的所述势垒膜的第二侧。11.根据权利要求10所述的堆叠，其中所述电荷存储结构实质上呈矩形。12.根据权利要求10所述的堆叠，其中所述控制栅极包括掺杂多晶硅。13.根据权利要求10所述的堆叠，其中所述支柱包括多晶硅，所述电荷存储结构包括多晶硅，所述电介质包括氧化物，且所述势垒膜包括氮化物。14.根据权利要求10所述的堆叠，其中所述堆叠包括存储器单元的NAND串。15.根据权利要求10所述的堆叠，其中所述第一电介质、所述第二电介质和所述第三电介质围绕所述电荷存储结构及所述势垒膜。16.根据权利要求10所述的堆叠，其中所述电荷存储结构及所述势垒膜形成于控制栅极凹部中。17.一种存储器单元的垂直堆叠，其中所述堆叠的单元包括：电荷存储结构，其具有尺寸；控制栅极，其具有对应于所述电荷存储结构的所述尺寸的尺寸，其中所述控制栅极的所述尺寸与所述电荷存储结构的所述对应尺寸实质上相等；势垒膜，其介于所述电荷存储结构和所述控制栅极之间；第一电介质，其介于所述势垒膜和所述电荷存储结构之间且在所述势垒膜的第一侧；以及第二电介质，其介于所述势垒膜和所述控制栅极之间且在相对所述势垒膜的所述第一侧的所述势垒膜的第二侧。18.根据权利要求17所述的堆叠，其中所述控制栅极的所述尺寸实质上等于所述势垒膜的对应尺寸。19.根据权利要求18所述的堆叠，其中所述势垒膜实质上呈矩形。20.根据权利要求19所述的堆叠，其中，在所述存储器单元的垂直横截面中，所述单元的所述势垒膜的表面积小于所述单元的所述电荷存储结构的表面积。21.根据权利要求18所述的堆叠，其中所述电荷存储结构包括多晶硅，所述控制栅极包括多晶硅，且所述势垒膜包括氮化物。22.根据权利要求18所述的堆叠，其中所述堆叠的单元还包含第三电介质，其介于所述势垒膜和所述控制栅极之间且在相对所述势垒膜的所述第一侧的所述势垒膜的第二侧，所述第一电介质、所述第二电介质和所述第三电介质围绕所述电荷存储结构及所述势垒膜。23.根据权利要求18所述的堆叠，其中所述电荷存储结构及所述势垒膜至少部分地形成于邻近于所述控制栅极且在使所述单元与所述堆叠的邻近单元分离的阶层电介质层之间的控制栅极凹部中。24.一种垂直存储器阵列，其包括：多个垂直存储器串，其中所述多个垂直存储器串的串包括：垂直支柱；以及至少两个阶层电介质层；以及存储器单元，其介于所述至少两个阶层电介质层的两个邻近阶层电介质层之间，所述存储器单元包括：电荷存储结构，其具有尺寸；控制栅极；电介质层，其介于所述电荷存储结构与所述垂直支柱之间；势垒膜，其介于所述电荷存储结构与所述控制栅极之间，所述势垒膜具有对应于所述电荷存储结构的所述尺寸的尺寸，所述势垒膜的所述尺寸与所述电荷存储结构的所述尺寸实质上相等；第一电介质，其介于所述势垒膜和所述电荷存储结构之间且在所述势垒膜的第一侧；以及第二电介质，其介于所述势垒膜和所述控制栅极之间且在相对所述势垒膜的所述第一侧的所述势垒膜的第二侧。25.根据权利要求24所述的存储器阵列，其中所述势垒膜具有表面且所述电荷存储结构具有与所述势垒膜的所述表面相对且实质上平行于所述...

【专利技术属性】
技术研发人员：约翰·霍普金斯，达尔文·法兰塞达·范，法蒂玛·雅逊·席赛克艾吉，詹姆士·布莱登，欧瑞里欧·吉安卡罗·莫瑞，史瑞坎特·杰亚提，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：美国;US