本发明专利技术提供一种解码方法、存储器存储装置及存储器控制电路单元，其中此解码方法包括：根据至少一硬决策电压读取多个存储单元，以取得至少一硬比特；对所述硬比特执行奇偶校验程序，以取得多个校验子；根据所述校验子判断所述硬比特是否具有至少一错误；若所述硬比特具有所述错误，根据所述硬比特的通道信息与对应于所述硬比特的校验权重信息来更新所述硬比特。
【技术实现步骤摘要】
本专利技术是有关于一种解码方法，且特别是一种有关于低密度奇偶校验码的解码方法、存储器存储装置及存储器控制电路单元。
技术介绍
数码相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内装于上述所举例的各种可携式多媒体装置中。一般来说，写入至可复写式非易失性存储器模块的数据会经过一个通道编码。藉此，当从可复写式非易失性存储器模块中读取数据时，有机会恢复这些数据中的错误。若此通道编码所使用的是低密度奇偶校验码，则从可复写式非易失性存储器模块所读取的数据会经过一个迭代解码。此迭代解码是用以更新一个比特的可靠度。当数据中的错误越多时，则迭代解码所需要的迭代次数就会越多。然而，迭代次数越多则表示解码的速度越慢。因此，如何增加解码的速度，为此领域技术人员所关心的议题。
技术实现思路
本专利技术提供一种解码方法、存储器存储装置及存储器控制电路单元，可搜集额外的通道信息作为错误更正的依据。本专利技术的一范例实施例提供一种解码方法，用于可复写式非易失性存储器模块，可复写式非易失性存储器模块包括多个存储单元，解码方法包括:根据至少一硬决策电压读取所述存储单元，以取得至少一硬比特；对所述硬比特执行奇偶校验程序，以取得多个校验子(syndrome)，其中所述硬比特是对应至所述校验子的至少其中之一；根据所述校验子判断所述硬比特是否具有至少一错误；若所述硬比特具有所述错误，根据所述硬比特的通道信息与对应于所述硬比特的校验权重信息来更新所述硬比特；以及若所述硬比特不具有所述错误，输出所述硬比特。在一范例实施例中，所述硬比特包括第一硬比特，若所述硬比特具有所述错误，根据所述硬比特的通道信息与对应于所述硬比特的校验权重信息来更新所述硬比特的步骤包括:判断所述校验权重信息中对应于第一硬比特的第一校验权重信息是否符合权重条件；若第一校验权重信息符合权重条件，判断第一硬比特的通道信息是否符合通道条件；若第一硬比特的通道信息符合通道条件，更新第一硬比特；以及若第一硬比特的通道信息不符合通道条件，不更新第一硬比特。在一范例实施例中，所述第一硬比特的通道信息包括至少一第一软比特，并且判断第一硬比特的通道信息是否符合通道条件的步骤包括:判断所述第一软比特是否符合第一状态；若所述第一软比特符合第一状态，判定第一硬比特的通道信息符合通道条件；以及若所述第一软比特不符合第一状态，判定第一硬比特的通道信息不符合通道条件。在一范例实施例中，若所述硬比特具有所述错误，所述解码方法还包括:计数迭代次数；判断迭代次数是否达到预设次数；若迭代次数没有达到预设次数，设定通道条件为第一通道条件；以及若迭代次数达到预设次数，设定通道条件为第二通道条件，其中第一通道条件与第二通道条件不相同。在一范例实施例中，所述解码方法还包括:根据至少一软决策电压读取所述存储单元，以取得所述硬比特的通道信息。在一范例实施例中，所述硬决策电压包括第一硬决策电压，所述软决策电压包括第一软决策电压与第二软决策电压，第一软决策电压小于第一硬决策电压，并且第二软决策电压大于第一硬决策电压。在一范例实施例中，所述解码方法还包括:若解码失败，根据至少一新的硬决策电压读取所述存储单元，以取得至少一新的硬比特；以及根据所述硬比特与所述新的硬比特，决定所述新的硬比特的通道信息。在一范例实施例中，若所述硬比特具有所述错误，所述解码方法还包括:计数迭代次数；判断迭代次数是否达到中止次数；若迭代次数达到中止次数，判定解码失败；以及若迭代次数没有达到中止次数，对更新后的所述硬比特执行奇偶校验程序，以重新取得所述校验子，并且根据重新取得的所述校验子判断更新后的所述硬比特是否具有所述错误。本专利技术的一范例实施例提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。连接接口单元用以电连接至主机系统。可复写式非易失性存储器模块包括多个存储单元。存储器控制电路单元电连接至连接接口单元与可复写式非易失性存储器模块。其中存储器控制电路单元用以根据至少一硬决策电压读取所述存储单元，以取得至少一硬比特。存储器控制电路单元还用以对所述硬比特执行奇偶校验程序，以取得多个校验子，其中每一所述硬比特是对应至所述校验子的至少其中之一。存储器控制电路单元还用以根据所述校验子判断所述硬比特是否具有至少一错误。若所述硬比特具有所述错误，存储器控制电路单元还用以根据所述硬比特的通道信息与对应于所述硬比特的校验权重信息来更新所述硬比特。若所述硬比特不具有所述错误，存储器控制电路单元还用以输出所述硬比特。在一范例实施例中，所述硬比特包括第一硬比特。若所述硬比特具有所述错误，存储器控制电路单元根据所述硬比特的通道信息与对应于所述硬比特的校验权重信息来更新所述硬比特的操作包括:判断所述校验权重信息中对应于第一硬比特的第一校验权重信息是否符合权重条件；若第一校验权重信息符合权重条件，判断第一硬比特的通道信息是否符合通道条件；若第一硬比特的通道信息符合通道条件，更新第一硬比特；以及若第一硬比特的通道信息不符合通道条件，不更新第一硬比特。在一范例实施例中，所述第一硬比特的通道信息包括至少一第一软比特，并且存储器控制电路单元判断第一硬比特的通道信息是否符合通道条件的操作包括:判断所述第一软比特是否符合第一状态；若所述第一软比特符合第一状态，判定第一硬比特的通道信息符合通道条件；以及若所述第一软比特不符合第一状态，判定第一硬比特的通道信息不符合通道条件。在一范例实施例中，若所述硬比特具有所述错误，所述存储器控制电路单元还用以计数迭代次数。存储器控制电路单元还用以判断迭代次数是否达到预设次数。若迭代次数没有达到预设次数，存储器控制电路单元还用以设定通道条件为第一通道条件。若迭代次数达到预设次数，存储器控制电路单元还用以设定通道条件为第二通道条件，其中第一通道条件与第二通道条件不相同。在一范例实施例中，所述存储器控制电路单元还用以根据至少一软决策电压读取所述存储单元，以取得所述硬比特的通道信息。在一范例实施例中，若解码失败，所述存储器控制电路单元还用以根据至少一新的硬决策电压读取所述存储单元，以取得至少一新的硬比特。存储器控制电路单元还用以根据所述硬比特与所述新的硬比特，决定所述新的硬比特的通道信息。在一范例实施例中，若所述硬比特具有所述错误，所述存储器控制电路单元还用以计数迭代次数。存储器控制电路单元还用以判断迭代次数是否达到中止次数。若迭代次数达到中止次数，存储器控制电路单元还用以判定解码失败。若迭代次数没有达到中止次数，存储器控制电路单元还用以对更新后的所述硬比特执行奇偶校验程序，以重新取得所述校验子，并且根据重新取得的所述校验子判断更新后的所述硬比特是否具有所述错误。本专利技术的一范例实施例提供一种存储器控制电路单元，其用于可复写式非易失性存储器模块，其中可复写式非易失性存储器模块包括多个存储单元，存储器控制电路单元包括:主机接口、存储器接口、错误检测与校正电路及存储器管理电路。主机接口用以电连接至主机系统。存储器接口用以电连接至可复写式非易失性存储器模块。存储器管理电本文档来自技高网...
【技术保护点】
一种解码方法，用于一可复写式非易失性存储器模块，其特征在于，该可复写式非易失性存储器模块包括多个存储单元，该解码方法包括：根据至少一硬决策电压读取该些存储单元，以取得至少一硬比特；对该至少一硬比特执行一奇偶校验程序，以取得多个校验子，其中每一该至少一硬比特是对应至该些校验子的至少其中之一；根据该些校验子判断该至少一硬比特是否具有至少一错误；若该至少一硬比特具有该至少一错误，根据该至少一硬比特的一通道信息与对应于该至少一硬比特的一校验权重信息来更新该至少一硬比特；以及若该至少一硬比特不具有该至少一错误，输出该至少一硬比特。
【技术特征摘要】
【专利技术属性】
技术研发人员：林纬，严绍维，林玉祥，赖国欣，
申请(专利权)人：群联电子股份有限公司，
类型：发明
国别省市：中国台湾;71
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。