本发明专利技术提供一种能够抑制高次谐波产生的半导体封装。本发明专利技术的半导体封装(101)包括：开关IC(10)，该开关IC(10)具有配置有电极(11)的IC上表面(10b)和未配置有电极的IC下表面(10a)，且用于高输出；连接端子(12)，该连接端子(12)形成于从向开关IC(10)的厚度方向进行投影的投影区域(25)起向侧方偏移的位置；引线(13)，该引线(13)电连接电极(11)与连接端子(12)；以及模塑树脂部(14)，该模塑树脂部(14)覆盖IC上表面(10b)和引线(13)，并覆盖连接端子(12)的与引线(13)相连接的一侧的面(12b)。连接端子(12)的与引线(13)相连接的一侧的面(12b)的相反侧的面(12a)没有被模塑树脂部(14)覆盖而露出。IC下表面(10a)没有被金属覆盖。
【技术实现步骤摘要】
本专利技术涉及半导体封装以及具备该半导体封装的半导体模块。
技术介绍
日本专利特开2007-5477号公报(专利文献I)中记载有以下专利技术，该专利技术的目的在于，去除下述结构中的设备的噪声分量，即:将集成电路安装于被称为中介层(interposer)的BGA(Ball Grid Array:球栅阵列)基板，并将由此得到的构件安装到母板的结构。专利文献I所记载的专利技术中，通过调整注入到中介层与母基板之间的填充材料的相对介电常数或相对磁导率来力图实现噪声对策。日本专利特开2012-104776号公报(专利文献2)记载有以下专利技术，该专利技术的目的在于，在一般的QFN(Quad Flat Non-lead:方型扁平无引脚)封装中，使得引线接合所使用的引线的寄生电感减小，从而获得良好的高频特性。根据专利文献2所记载的专利技术，半导体集成电路芯片可配置在从引线框的焊片区域的中央区域起偏向固定一侧的位置。由此，能够缩短相对于特定端子的引线长度，从而能够实现寄生电感的减小。 现有技术文献专利文献专利文献1:日本专利特开2007-5477号公报专利文献2:日本专利特开2012-104776号公报
技术实现思路
专利技术所要解决的技术问题专利文献I所记载的专利技术以在将BGA基板安装于母板时使用特定种类的填充材料为前提，对于不使用填充材料进行安装的情况、或无法改变填充材料的种类的情况，并未公开任何解决办法。专利文献2所记载的专利技术中，利用半导体封装本身的结构所具有的特征来解决问题，因此不管将该半导体封装安装到母板时是否使用了填充材料以及填充材料是何种种类，都无法在一个半导体封装中同时缩短所有端子的引线。因此，通过使半导体集成电路芯片偏离来进行配置，对于一部分端子能够减小引线的寄生电感，但对于另一部分端子引线反而变长，从而存在牺牲了关于这部分端子的特性的问题。于是追求一种在不使用填充材料的情况下也能适用的噪声对策。并且，追求一种无论是哪个端子都可不牺牲高频特性，而改善整个封装中的高频特性的结构。尤其是在包含集成电路(Integrated Circuit:IC)的半导体封装中，存在会在处理高频信号时产生高次谐波的问题。因此，目的在于提供一种能够抑制高次谐波产生的半导体封装及半导体模块。 解决技术问题所采用的技术方案为达成上述目的，基于本专利技术的半导体封装包括:开关1C，该开关IC具有配置有电极的IC上表面和未配置电极的IC下表面，且用于高输出；连接端子，该连接端子形成于从向所述开关IC的厚度方向进行投影的投影区域起向侧方偏移的位置；引线，该引线电连接所述电极与所述连接端子；以及模塑树脂部，该模塑树脂部覆盖所述IC上表面和所述引线，并覆盖所述连接端子的与所述引线相连接的一侧的面，所述连接端子的与所述引线相连接的一侧的面的相反侧的面未被所述模塑树脂部覆盖而露出，所述IC下表面没有被金属。 专利技术效果根据本专利技术，由于IC下表面没有被金属覆盖，因此能够抑制高次谐波的产生。【附图说明】图1是基于本专利技术的实施方式I的半导体封装的剖视图。 图2是在制作基于本专利技术的实施方式I的半导体封装时可使用的引线框的俯视图。 图3是基于本专利技术的实施方式I的半导体封装的制造方法的第I工序的说明图。 图4是基于本专利技术的实施方式I的半导体封装的制造方法的第2工序的说明图。 图5是基于本专利技术的实施方式I的半导体封装的制造方法的第3工序的说明图。 图6是基于本专利技术的实施方式I的半导体封装的制造方法的第4工序的说明图。 图7是基于本专利技术的实施方式I的半导体封装的制造方法的第5工序的说明图。 图8是基于本专利技术的实施方式I的半导体封装的第I变形例的剖视图。 图9是基于本专利技术的实施方式I的半导体封装的第2变形例的剖视图。 图10是优选用于基于本专利技术的实施方式I的半导体封装的开关IC的部分剖视图。 图11是基于本专利技术的实施方式2的半导体封装的剖视图。 图12是实验I中所使用的试料I的剖视图。 图13是用于实验I的试料2的剖视图。 图14是用于实验I的试料3的剖视图。 图15是表示实验I的结果的图表。 图16是表不实验2的结果的图表。 图17是表示进行实验3时所设想的电路的图。 图18是表示实验3的结果的第I图表。 图19是表示实验3的结果的第2图表。 图20是表示实验4的结果的图表。 图21是基于本专利技术的实施方式3的半导体封装的剖视图。 图22是基于本专利技术的实施方式4的半导体封装的剖视图。 图23是基于本专利技术的实施方式4的半导体封装的变形例的剖视图。 图24是金属板与开关IC的下表面相接的模型的剖视图。 图25是金属板隔着绝缘体层配置于开关IC的下方的模型的剖视图。 图26是基于本专利技术的实施方式5的半导体模块的剖视图。 图27是用于实验5的试料7的剖视图。 图28是用于实验5的试料8的剖视图。 图29是用于实验5的试料9的剖视图。 图30是表示实验5的结果的图表。 图31是基于本专利技术的实施方式6的半导体模块的剖视图。 图32是基于本专利技术的实施方式7的半导体模块的剖视图。【具体实施方式】(实施方式I) (结构) 参照图1，对基于本专利技术的实施方式I的半导体封装101进行说明。半导体封装101包括:开关IC(Integrated Circuit:集成电路)10，该开关IC具有配置有电极11的IC上表面1b和未配置有电极11的IC下表面10a，且用于高输出；连接端子12，该连接端子12形成于从向开关IClO的厚度方向进行投影的投影区域25起向侧方偏移的位置；引线13，该引线13电连接电极11和连接端子12 ;以及模塑树脂部14，该模塑树脂部14覆盖IC上表面1b和引线13，并覆盖连接端子12的连接引线13的一侧的面12b，连接端子12的连接引线13的一侧的面12b的相反侧的面12a未被模塑树脂部14覆盖从而露出，IC下表面1a未被金属覆盖。这里所说的“高输出”是指26dBm以上。“用于高输出”的芯片IC是指即使输入26dBm以上的信号也不会破损的芯片1C。本实施方式中，作为芯片IClO的一个示例，例如使用硅类的1C。本实施方式中，作为芯片 IClO 的一个不例，例如使用 MMIC(Monolithic Microwave Integrated Circuit:单片微波集成电路)。在图1所示的半导体封装101中，在开关IClO的下侧形成有凹部16，IC下表面1a露出至凹部16内。IC下表面1a的高度与连接端子12的面12b大致相同。其中，凹部16的结构并非是必须的，只是作为一个示例来示出。(作用?效果) 本实施方式中，由于IC下表面1a没有被金属覆盖，因此能够抑制高次谐波的产生。专利技术人进行了实验以确认该效果。关于该实验结果将在后文中阐述。(制造方法) 本实施方式的半导体封装101例如可通过下述的制造方法来进行制作。首先，准备图2所示的引线框41。这里进行例示的引线框41包括:正方形的IC载放部42、以及与IC载放部42的各边相平行且与IC载放部42隔开一定距离进行排列的多个连接端子12。利用梁状的IC载放部支承部43从四个方向对IC载放部42进行支承。连接端子12由连接端子支承部44进行支承。IC载放部支承部43本文档来自技高网...
【技术保护点】
一种半导体封装，其特征在于，包括：开关IC，该开关IC具有配置有电极的IC上表面和未配置电极的IC下表面，且用于高输出；连接端子，该连接端子形成于从向所述开关IC的厚度方向进行投影的投影区域起向侧方偏移的位置；引线，该引线电连接所述电极与所述连接端子；以及模塑树脂部，该模塑树脂部覆盖所述IC上表面和所述引线，并覆盖所述连接端子的与所述引线相连接的一侧的面，所述连接端子的与所述引线相连接的一侧的面的相反侧的面未被所述模塑树脂部覆盖而露出，所述IC下表面没有被金属覆盖。
【技术特征摘要】
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【专利技术属性】
技术研发人员：德田胜利，金良守，森户成，
申请(专利权)人：株式会社村田制作所，
类型：发明
国别省市：日本;JP
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