本发明专利技术公开了一种顶栅自对准金属氧化物半导体薄膜晶体管及其制备方法，该方法在衬底上淀积、刻蚀出有源区后，对整个有源区进行氩等离子体处理，在有源区上表面形成高电导率层；在淀积、刻蚀出栅电极和栅介质刻蚀之后，形成自对准的源区和漏区。氩等离子体处理可有效降低了源区和漏区表面电阻和接触电阻，同时，在沟道区上表面引入薄的高电导率层，形成双层导电沟道结构；对于源区和漏区，可以在定义出栅介质图形后进一步采用等离子体处理、快速热退火、反应离子刻蚀栅介质层过刻工艺，或者通过淀积含氢的氮化硅钝化层后退火工艺对源区和漏区进行氢掺杂的方法，提高整个源区和漏区的电导率，进一步减小源区和漏区电阻。
【技术实现步骤摘要】
本专利技术属于半导体集成电路制造和平板显示领域，具体涉及一种顶栅自对准金属氧化物半导体薄膜晶体管及其制备方法。
技术介绍
平板显示产业作为具有发展潜力的电子信息产业，近年来发展迅速。其主流的有源液晶显示(AMIXD)产业已成为了电子信息产业中的支柱产业之一。薄膜晶体管(TFT)是平板显示的核心器件，在AMIXD显示中，TFT通常作为选址开关器件。氢化非晶硅(a-Si:H)TFT是应用最为广泛的TFT技术，但受限于其低的载流子迀移率，该技术不能满足下一代AMLCD平板显示对高清画质的要求。另一方面，利用机发光二极管(OLED)自发光特性作为平板显示的有源矩阵OLED显示(AMOLED)正在受到越来越多的关注。TFT在AMOLED显示像素电路中具有至关重要的作用，它不仅作为选址开关，同时也为OLED发光器件提供驱动电流，这一特点使得AMOLED对TFT输出电流和迀移率提出了更高的要求。目前，被广泛研究面向下一代平板显示的TFT主流技术为低温多晶硅(LTPS)技术和以铟镓锌氧化物(IGZO)为代表的金属氧化物TFT。在LTPS技术中，由于多晶硅材料的特点使其大面积均匀性不佳，主要应用领域为中小尺寸显示屏。而金属氧化物TFT因其诸多的优点被视为下一代平板显示的主要候选技术。以IGZO TFT为代表的TFT技术有着诸多优势:宽禁带半导体材料特性使其适应全透明显示的要求；较低的工艺温度可以满足使用玻璃衬底或塑料柔性衬底；大面积均匀性适应大屏显示的要求；高载流子迀移率可以满足下一代平板显示高清画质的要求等。目前绝大多数IGZO TFT的研究均采用底栅堆叠型器件结构，其不足之处有:在背沟道刻蚀(BCE)工艺引入的过刻会对器件特性造成影响，刻蚀保护层(ESL)技术被用于解决这个问题，但是同时也使得工艺复杂度提高；对准时引入的交叠区问题，交叠区的存在限制了底栅结构在等比例缩小时的应用，同时引入的交叠区电容限制了其在高速电路中的应用。以自对准工艺形成源漏区的顶栅器件结构可以有效的解决底栅器件结构带来的问题。此外，沟道上方的栅介质层和栅电极有效覆盖在沟道上方，可以对沟道起到保护层的作用。
技术实现思路
本专利技术目的在于提供一种顶栅自对准金属氧化物半导体薄膜晶体管及其制备方法。该方法有效提尚器件性能。本专利技术的技术方案如下:—种顶栅自对准金属氧化物半导体薄膜晶体管，包括有源层、栅介质层、栅电极、源漏电极，所述有源层位于衬底之上，栅介质层位于有源层之上，栅电极位于栅介质层之上。其特征在于有源层为金属氧化物半导体，包含沟道区、源区和漏区，源区和漏区分别位于沟道区的左侧和右侧；在淀积栅介质层之前对整个有源层进行氩(Ar)等离子体处理，处理后有源层上表面形成5?15纳米的高电导率层。本专利技术提高有源层上表面层电导率，在淀积、刻蚀出栅介质层图形后，形成自对准源区和漏区。同时，氩等离子体处理在沟道区上表面引入薄的高电导率层，形成双层导电沟道结构；对于源区和漏区，可以在定义出栅介质图形后进一步采用等离子体处理、快速热退火、反应离子干法刻蚀栅介质层过刻工艺，或者通过淀积含氢的氮化硅钝化层后退火工艺对源区和漏区进行氢掺杂的方法，以提高整个源区和漏区的电导率，进一步减小源区和漏区电阻。其制备步骤包括:(I)在衬底上生长一层金属氧化物半导体薄膜，采用光刻、刻蚀，或者剥离工艺，形成有源层区；(2)对整个有源层区进行氩等离子处理；(3)在有源层之上淀积一层栅介质层；(4)在栅介质层之上淀积一层导电层，采用光刻、刻蚀，或者剥离工艺定义出栅电极图形；(5)以栅电极为阻挡层刻蚀栅介质层，形成栅介质图形，栅介质图形下方有源层为沟道区，栅介质左右两侧分别为源区和漏区；(6)进入晶体管制备后道工艺，包括淀积钝化层、开接触孔、淀积导电层、定义导电层图形形成引出电极。在步骤(I)中，衬底为硅片、玻璃衬底或者塑料柔性衬底。在步骤(I)中，有源层金属氧化物淀积工艺为采用陶瓷靶材的磁控溅射技术生长，其材料为铟镓锌氧化物(IGZO)，或氧化锌(ZnO)及其掺杂体系包括锡(Sn)、铟(In)、镓(Ga)、铝(Al)等III或IV族元素中的一种或者几种组合；图形定义方法为刻蚀或者剥离工艺中的一种。在步骤(2)中，采用氩等离子体对整个有源层区进行等离子体处理，提高有源层上表面电导率，该等离子体处理工艺顺序可以调整至步骤(I)中光刻、刻蚀或者剥离工艺形成有源区图形之前。在步骤(3)中，栅介质材料为二氧化硅、氮化硅中的一种或者两者相互组合，采用等离子体增强化学气相淀积(PECVD)工艺淀积；或者高介电常数绝缘材料中的一种或者多种的组合，采用磁控溅射或者原子层淀积(ALD)工艺淀积。在步骤⑷中，栅电极导电薄膜为Al、T1、Cr等非透明金属中的一种，或ΙΤ0、ΑΖ0、InO等透明导电薄膜中的一种，采用直流或射频磁控溅射的方法淀积。在步骤(5)中，为了进一步提高源区和漏区的电导率，可以采用在栅介质刻蚀、图形化完成后可以再一次进行氩等离子体处理以进一步减小源区和漏区的电阻。在步骤￠)中，晶体管后道工艺包括淀积钝化层、开接触孔、淀积导电层、定义导电层图形形成引出电极，其中，钝化层可为二氧化硅、氮化硅中的一种或者两者相互组合，采用PECVD工艺淀积，或者为高介电常数绝缘材料中的一种或者多种的组合，采用磁控溅射或ALD工艺淀积；导电层薄膜为Al、T1、Cr等非透明金属中的一种或ΙΤΟ、AZO、InO等透明导电薄膜中的一种，采用直流或射频磁控溅射的方法淀积。在步骤￠)中，当采用氮化硅作为钝化层时，在开接触孔之前，可以通过退火使氮化硅中的氢扩散进入器件源区和漏区，从而对源区和漏区实现氢掺杂，以进一步减小源区和漏区的电阻。本专利技术的优点:本专利技术所述的薄膜晶体管制备方法可以实现顶栅自对准结构的氧化物薄膜晶体管，关键在于对整个有源区内的金属氧化物进行氩等离子体处理，提高整个有源区上表面电导率，其优点主要体现在以下两个方面:首先，在对栅电极和栅介质刻蚀之后，形成自对准的源区和漏区，有效避免了栅极与源/漏区之间的交叠，抑制了交叠区引入的寄生电容；其次，氩等离子体处理使得沟道区上表面形成薄的高电导率层，构成双层导电沟道结构，高电导率层在器件开态工作区提供低阻导电路径，显著提高开态工作区电流，同时该高导电层厚度小，在关态工作区内载流子有效耗尽，关态工作区电流不会显著增大，从而有效提高器件特性；再次，该器件为顶栅共面同当前第1页1 2 本文档来自技高网...
【技术保护点】
一种顶栅自对准金属氧化物半导体薄膜晶体管，包括有源层、栅介质层、栅电极、源漏电极，所述有源层位于衬底之上，栅介质层位于有源层之上，栅电极位于栅介质层之上，其特征在于有源层为金属氧化物半导体，包含沟道区、源区和漏区，源区和漏区分别位于沟道区的左侧和右侧；在淀积栅介质层之前，对整个有源层进行氩等离子体处理，等离子体处理之后，在有源层上表面形成高电导率层。
【技术特征摘要】
【专利技术属性】
技术研发人员：王漪，周晓梁，赵飞龙，丛瑛瑛，董俊辰，张盛东，韩德栋，张兴，
申请(专利权)人：北京大学，
类型：发明
国别省市：北京;11
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