本发明专利技术公开了一种存储器单元，所述存储器单元在衬底的表面中包括沟槽。第一和第二间隔开的区(14,16)形成于所述衬底中，其中所述区之间存在沟道区。所述第一区(14)形成于所述沟槽下方。所述沟道区包括沿所述沟槽的侧壁延伸的第一部分(18b)和沿所述衬底的所述表面延伸的第二部分(18a)。所述沟槽中的电荷俘获层(22)与所述沟道区的所述第一部分相邻并且与所述第一部分绝缘，用于控制所述沟道区第一部分的导电。所述沟槽中的导电栅极(20)与所述电荷俘获层相邻并且与所述电荷俘获层和所述第一区绝缘，并且电容性地耦接至所述电荷俘获层。导电控制栅(24)设置在所述沟道区的所述第二部分上方并且与所述第二部分绝缘，用于控制所述第二部分的导电。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种具有俘获电荷层的非易失性存储器单元，以及阵列，以及在沟槽 中制造该单元和该阵列的方法。
技术介绍
在沟槽中具有俘获电荷层的非易失性存储器单元在本领域中是熟知的。参见例如 USP6, 940, 125,其公开内容以其全部内容并入本文中。沟槽中的分离栅浮栅非易失性存储 器单元在本领域中也是熟知的。参见例如美国专利公布2010/0127308。然而，迄今为止，使 用用于存储电荷的俘获电荷层的分离栅非易失性存储器单元的尺寸依然太大。
技术实现思路
因此，在本专利技术中，减小了使用电荷俘获层作为存储元件的分离栅非易失性存储 器单元的尺寸。具体地讲，当前的非易失性存储器单元包括具有第一导电类型和表面的衬 底材料。在该衬底的该表面中形成沟槽。在该衬底中形成第一和第二间隔开的区，其中每 一区具有第二导电类型，其中所述区之间存在位于该衬底中的沟道区。第一区形成于沟槽 下方，并且沟道区包括基本上沿沟槽的侧壁延伸的第一部分和基本上沿衬底的该表面延伸 的第二部分。电荷俘获层位于沟槽中，与沟道区的第一部分相邻并且与其绝缘，用于控制沟 道区的第一部分的导电。导电栅位于沟槽中，与电荷俘获层相邻并且与电荷俘获层和第一 区绝缘，并且电容性地耦接至电荷俘获层。导电控制栅设置在沟道区的第二部分上方并且 与其绝缘，用于控制沟道区的第二部分的导电。 本专利技术也涉及上述非易失性存储器单元的阵列以及制造单元和单元的阵列的方 法。【附图说明】 图1是本专利技术的非易失性存储器单元的横截面视图。 图2 (A-I)是穿过有源区以列方向截取的制造本专利技术的存储器单元和存储器单元 的阵列的工艺步骤的横截面视图。 图3是本专利技术的存储器单元的阵列的顶部视图。【具体实施方式】 参见图1，示出了本专利技术的存储器单元10的横截面视图。存储器单元10包括第一 导电类型(例如P型）的半导体衬底12。衬底12具有表面13。沟槽20切入到表面13中。 第二导电类型(例如N)的第一区14在衬底12中位于沟槽14的底部处。与第一区14间隔 开的、也为第二导电类型N的第二区16沿表面13。沟道区18位于第一区14和第二区16 之间。沟道区18具有两个部分：第一部分18a和第二部分18b。第一部分18a沿表面13， 以及第二部分18b沿沟槽20的侧壁。俘获电荷层22位于沟槽中，与沟道区18的第二部分 18b间隔开。俘获电荷层22是绝缘膜，例如氮化硅（SiN)。耦合栅26也位于沟槽20中。耦 合栅26与俘获电荷层22绝缘并且与其相邻，并且在优选实施例中耦合栅26不在衬底12的 表面13上方延伸。耦合栅26也与第一区14绝缘。字线栅24位于沟道区的第一部分18a 上方并且与其绝缘。 参见图3,示出了本专利技术的存储器单元10的阵列50在衬底12中的顶部视图。图 3示出了行线和列线的方向。如本领域中所熟知，术语行和术语列可互换。沟槽20被示出 以行方向延伸，耦合栅26和字线栅24也以行方向延伸。另外，第一区14也以行线方向延 伸。在相同列线方向中的第二区16由列方向中的位线电连接。最后，每一列内的俘获电荷 层22与同一列中的其它俘获电荷层22隔离，并且也与相同行方向中的其它俘获电荷层22 隔离。 存储器单元10的操作可如下： 在编程期间，字线栅24上的IV接通沟道区的第一部分18a。来自第二区16的电 子受到第一区14处的高电压电位（5V)的吸引。由于其靠近沟槽20,因此来自耦合栅26 的高电压致使其突然被注入到俘获电荷层22上。因此，通过源极侧热电子注入机制完成编 程。 在擦除期间，热空穴从沟道区18注入到俘获电荷层22上。源极上的高电压(例如 约7V)生成电子/空穴对。借助耦合栅上的负电压(例如约-7V)，一些空穴将被吸引到氮化 物层。 最后，在读取操作期间，如果借助电子编程俘获电荷22，则耦合栅26上电压Vcc不 能够接通(或弱接通）沟道区18的第二部分18b。然而，如果擦除俘获电荷22,则电压Vcc 能够更强地接通沟道区18的第二部分18b。可以通过在沟道区18中流动的电流的量来检 测这两个状态之间的差别。 关于本专利技术的存储器单元10的阵列50的操作，操作条件可如下：〇 参见图2A，示出了通过图3中的线A-A截取的制作本专利技术的单元10和本专利技术的单 元10的阵列50的工艺中的第一步骤的横截面视图。穿过衬底12的有源区截取线A-A。 首先，将注入物30制作到衬底12中以在字线栅24下方限定晶体管。该注入物可 以为P型。此后，在衬底12的表面13上形成二氧化硅层32。二氧化硅层32可通过热氧 化形成约IOA到80A的厚度。然后在二氧化硅层32上形成多晶硅层24。多晶硅层24厚 度为大约500A到2000A并且可以通过CVD方法形成。然后在多晶硅层24上形成厚度上为 大约50〇A到1000 A的氮化娃层34。氮化娃层34可以通过CVD形成。最后，在氮化娃层34 上形成厚度上为大约IOOA到500A的另一二氧化硅层36。二氧化硅层36可以通过CVD形 成。在图2A中示出了所得结构。 在二氧化硅层36上形成掩模并且将其图案化。以行方向在该掩模上形成多个间 隔开的掩模开口。穿过这些掩模开口，形成多个间隔开的沟槽20。沟槽20切割穿过二氧化 硅36、氮化硅34、多晶硅24、二氧化硅32以及穿过衬底12,到达约在500A和1500A之间的 深度。然后沉积二氧化硅层38,其给沟槽20的侧壁和底部加衬。所沉积的二氧化硅38厚 度上为大约50A到150A。在图2B中示出了所得结构。 移除沟槽20中的二氧化硅层38以及氮化硅34上方的二氧化硅36。这可以通过 各向异性蚀刻完成。二氧化硅用来钝化沟槽表面。在图2C中示出了所得结构。 图2C中所示的结构然后经受高温氧化过程，这使沟槽20中暴露的多晶硅层24和 硅衬底12转变成二氧化硅40。这沿整个行方向在沟槽20中产生厚度上约50A到IOOA的 二氧化硅层40。然后在各处(包括在二氧化硅层40上方）沉积厚度为30A到150A的氮化 硅层42。在图2D中示出了所得结构。 进行掩蔽步骤，其中在该掩模中以列方向在相邻于图2(A-I)中所示的有源区的 列中制作开口。穿过该掩模中的开口，各向异性蚀刻氮化物层42和氧化物层40,得到氮化 硅层42跨越沟槽20的长度的不连续性。然后移除该掩模。进行源极注入，其沿该沟槽的 底部形成连续N型区，从而形成第一区14。执行氮化硅42的进一步各向异性蚀刻。这从原 先被该掩模覆盖的有源区域中的沟槽20的底部移除氮化硅42。然后通过使该结构氧化来 使源极氧化物厚层41生长到约100A到300A的厚度。在图2E中示出了所得结构。 然后在图2E中所示的结构上沉积二氧化硅薄层44。二氧化硅层44为大约20A到 150A。此后，在该结构上沉积相对厚的多晶硅层26。多晶硅层26沉积到大约500A到2000A 的厚度，以使得其填充沟槽20并且填充到图2E中所示的结构以上。在图2F中示出了所得 结构。 图2F中所示出的结构然后经受多晶硅26的化学机械抛光（CMP)到二氧化硅44 的水平。在多晶硅26的CMP之后，然后进一步各向异性蚀刻多晶硅26,直到其将该沟槽近 似填充到表面13的水平。在图2G中示出了所得结构。 图2G中所示本文档来自技高网...
【技术保护点】
一种非易失性存储器单元，包括：衬底材料，具有第一导电类型和表面；沟槽，形成到所述衬底的所述表面中；第一和第二间隔开的区，形成在所述衬底中并且具有第二导电类型，所述区之间存在位于所述衬底中的沟道区，其中所述第一区形成于所述沟槽下方，并且所述沟道区包括基本上沿所述沟槽的侧壁延伸的第一部分和基本上沿所述衬底的所述表面延伸的第二部分；位于所述沟槽中的电荷俘获层，所述电荷俘获层与所述沟道区的所述第一部分相邻并且与所述第一部分绝缘，用于控制所述沟道区的所述第一部分的导电；位于所述沟槽中的导电栅，所述导电栅与所述电荷俘获层相邻并且与所述电荷俘获层和所述第一区绝缘，并且电容性地耦接至所述电荷俘获层；以及导电控制栅，所述导电控制栅设置在所述沟道区的所述第二部分上方并且与所述第二部分绝缘，用于控制所述沟道区的所述第二部分的导电。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：N杜，
申请(专利权)人：硅存储技术公司，
类型：发明
国别省市：美国;US
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