本发明专利技术提供一种全包围栅极结构的制造方法，先采用图形化掩膜层刻蚀半导体衬底形成鳍体，然后形成与鳍体顶部齐平的层间介质层，在第一次回刻蚀层间介质层后，形成了刻蚀比不同的侧墙半导体层来作为后续的悬空沟道，去除鳍体顶部的掩膜层后，通过对鳍体进行刻蚀以及对层间介质层进行第二次回刻蚀后，使侧墙半导体层悬空而用作悬空沟道，进而获得全包围栅极结构。一个鳍体结构可以同时获得至少两个悬空沟道，因此本发明专利技术的技术方案工艺简单、可靠，成本低，能够提高器件性能。
【技术实现步骤摘要】
本专利技术涉及半导体制造领域，尤其涉及。
技术介绍
半导体集成电路(IC)工业经历了迅速的发展。在IC的发展过程中，通常增大了功能密度(即每个芯片区域的互连器件的数量)，而减小了几何尺寸(即使用制造工艺可以制造的最小器件或互连线)。这种按比例缩小的工艺优点在于提高了生产效率并且降低了相关费用。同时，这种按比例缩小的工艺也增加了处理和制造IC的复杂性。在寻求更高的器件密度、更高的性能以及更低的费用的过程中，随着集成电路工艺持续发展到纳米技术工艺节点，一些制造厂商已经开始考虑如何从平面CMOS晶体管向三维鳍式场效应管(FinFET)器件结构的过渡问题。与平面晶体管相比，FinFET器件由于改进了对沟道的控制，从而减小了短沟道效应。制造和设计中的挑战推动了 FinFET器件的发展。目前，FinFET已出现在20nm技术代的应用中。尽管现有的FinFET器件以及制造FinFET器件的方法已大体上满足了其预期目的，但并不是在所有方面都能够完全令人满意。FinFET器件是一种多栅MOS器件。按照栅极数目的不同，可以将FinFET划分为双栅FinFET、三栅FinFET以及可四面控制的全包围栅(Gate-all-around)FinFET。其中，双栅FinFET具有两个栅极，分别位于鳍体(Fin)的两侧，可以分别独立控制鳍体的沟道电流。在实际应用中，双栅FinFET常用于要求具有低漏电流的核心逻辑电路。三栅FinFET具有三个栅极，鳍体的两侧面各有一个栅极，另外一个栅极在鳍体的顶部。栅极及Fin (鳍)通过其下方的绝缘层与衬底相隔离。三栅FinFET的Fin结构有的是在SOI (Silicon OnInsulator，绝缘体上娃)上形成的，有的是直接从娃衬底上直接得到。三栅FinFET的好处是，由于鳍体的三个侧面都受到栅极的控制，所以比传统的MOS结构能更好地控制有源区中的载流子，提供更大的驱动电流，因而提高了器件性能。目前广泛应用的FinFET器件，基本上是三面控制的三栅FinFET。随着对器件性能不断提出的更高要求，催生了四面控制的全包围栅结构(Gate-all-around，请参考图1所示)。具有全包围栅极(Gate-all-around)结构的半导体器件拥有有效地限制短沟道效应(Short channel effect)的特殊性能，正是业界在遵循摩尔定律不断缩小器件尺寸的革新中所极其渴望的。全包围栅极结构中的薄硅膜构成的器件沟道被器件的栅极包围环绕，而且仅被栅极控制。除此之外，漏场的影响也被移除，所以器件的短沟道效应被有效限制。由于构成器件沟道的硅膜与底部衬底之间最终需要悬空，因此全包围栅极器件的制造工艺也较为复杂。请参考图1A和1B，现有技术中一种全包围栅极结构的形成方法，包括:首先，如图1A所示，在一半导体衬底形成氧化层和硅层，并刻蚀氧化层和硅层，以形成沟道区鳍体以及沟道区氧化层；接着，如图1B所示，移除沟道区氧化层，使得剩余的沟道区鳍体悬空于半导体衬底上方；然后，形成全包围悬空的沟道区鳍体的全包围栅极结构。然而，上述现有全包围栅极结构形成工艺中，一个鳍体仅能获得一个悬空沟道，将该工艺用于多沟道全包围栅极结构的制作时，工艺复杂，难度和成本均较高。因此，如何提供一种工艺简单、可靠、低成本的全包围栅极结构的制造方法，并保证器件性能，是本领域技术人员亟待解决的技术问题之一。
技术实现思路
本专利技术的目的在于提供，能够简化工艺，降低成本，能够同时获得多个悬空沟道。为解决上述问题，本专利技术提出，包括以下步骤:提供表面上形成有定义鳍体位置的图形化掩膜层的半导体衬底，以所述图形化掩膜层为掩膜，刻蚀半导体衬底以形成立在刻蚀停止面上的鳍体；在所述半导体衬底表面上形成与图形化掩膜层顶部齐平的层间介质层；第一次回刻蚀所述层间介质层，以暴露出一定高度的鳍体；形成包围暴露出的鳍体侧壁表面的侧墙半导体层，所述侧墙半导体层仅覆盖在鳍体周围部分层间介质层表面上；去除鳍体顶部的图形化掩膜层，并刻蚀所述鳍体至一定深度；第二次回刻蚀所述层间介质层至所述深度，使侧墙半导体层完全悬空或部分悬空，以获得悬空沟道；形成全包围悬空沟道暴露表面的全包围栅极结构。进一步的，所述层间介质层为氧化硅、氮化硅或者氮氧化硅。进一步的，第一次回刻蚀所述层间介质层的深度不小于5nm。进一步的，所述侧墙半导体层为纯硅层或者掺杂硅层，采用外延生长工艺形成。进一步的，所述侧墙半导体层的宽度不小于5nm。进一步的，第二次回刻蚀所述层间介质层的深度不小于5nm。进一步的，所述图形化掩膜层为氮化硅或者氮氧化硅，厚度不小于20nm。进一步的，去除鳍体顶部的图形化掩膜层之后，采用干法刻蚀或湿法刻蚀工艺刻蚀所述鳍体至一定深度，所述湿法刻蚀的刻蚀剂为有晶向选择性的刻蚀剂。进一步的，去除鳍体顶部多个位置的图形化掩膜层，从鳍体顶部暴露的位置刻蚀所述鳍体至一定深度；第二次回刻蚀所述多个位置的层间介质层至所述深度，使所述多个位置的侧墙半导体层完全悬空，以获得多个悬空沟道。进一步的，所述鳍体的形状为条状、带状或矩形块状，高度为1nm?lOOOnm，宽度为 5nm ?50nmo 与现有技术相比，本专利技术提供的全包围栅极结构的制造方法，先采用图形化掩膜层刻蚀半导体衬底形成鳍体，然后形成与鳍体顶部齐平的层间介质层，在第一次回刻蚀层间介质层后，形成了刻蚀比不同的侧墙半导体层来作为后续的悬空沟道，去除鳍体顶部的掩膜层后，通过对鳍体进行刻蚀以及对层间介质层进行第二次回刻蚀后，使侧墙半导体层悬空而用作悬空沟道，进而获得全包围栅极结构。一个鳍体结构可以同时获得至少两个悬空沟道，因此本专利技术的技术方案工艺简单、可靠，成本低，能够提高器件性能。【附图说明】图1A至IB是现有技术中形成全包围栅极结构方法的器件剖面结构示意图；图2是本专利技术具体实施例的全包围栅极结构的制造方法流程图；图3A至3G是图2所示方法中的器件剖面结构示意图。【具体实施方式】为使本专利技术的目的、特征更明显易懂，下面结合附图对本专利技术的【具体实施方式】作进一步的说明，然而，本专利技术可以用不同的形式实现，不应只是局限在所述的实施例。进一步的，所述层间介质层为氧化硅、氮化硅或者氮氧化硅。进一步的，第一次回刻蚀所述层间介质层的深度不小于5nm。进一步的，所述侧墙半导体层为纯硅层或者掺杂硅层，采用外延生长工艺形成。进一步的，所述侧墙半导体层的厚度不小于5nm。进一步的，第二次回刻蚀所述层间介质层的深度不小于5nm。进一步的，所述图形化掩膜层为氮化硅或者氮氧化硅，厚度不小于20nm。进一步的，去除鳍体顶部的图形化掩膜层之后，采用干法刻蚀或湿法刻蚀工艺刻蚀所述鳍体至一定深度，所述湿法刻蚀的刻蚀剂为有晶向选择性的刻蚀剂。进一步的，去除鳍体顶部多个位置的图形化掩膜层，从鳍体顶部暴露的位置刻蚀所述鳍体至一定深度；第二次回刻蚀所述多个位置的层间介质层至所述深度，使所述多个位置的侧墙半导体层完全悬空，以获得多个悬空沟道。本专利技术提出，包括以下步骤:SI，提供表面上形成有定义鳍体位置的图形化掩膜层的半导体衬底，以所述图形化掩膜层为掩膜，刻蚀半导体衬底以形成立在刻蚀停止面上的鳍体；S2，在所述半导体衬底表面上形成与图形化掩膜层顶部齐平的层间介质层；S3，第一次回刻蚀所述层本文档来自技高网...
【技术保护点】
一种全包围栅结构的制造方法，其特征在于，包括以下步骤：提供表面上形成有定义鳍体位置的图形化掩膜层的半导体衬底，以所述图形化掩膜层为掩膜，刻蚀半导体衬底以形成立在刻蚀停止面上的鳍体；在所述半导体衬底表面上形成与图形化掩膜层齐平的层间介质层；第一次回刻蚀所述层间介质层，以暴露出一定高度的鳍体；形成包围暴露出的鳍体侧壁表面的侧墙半导体层，所述侧墙半导体层仅覆盖在鳍体周围部分层间介质层表面上；去除鳍体顶部的图形化掩膜层，并刻蚀所述鳍体至一定深度；第二次回刻蚀所述层间介质层至所述深度，使侧墙半导体层完全悬空或部分悬空，以获得悬空沟道；形成全包围悬空沟道暴露表面的全包围栅极结构。
【技术特征摘要】
【专利技术属性】
技术研发人员：鲍宇，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海;31
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