依照本发明专利技术的实施例，半导体封装包括裸片焊盘和被布置在该裸片焊盘上的保护器件。保护器件包括布置在衬底中的第一热产生区。第一热产生去被布置在朝向该裸片焊盘的第一侧面。在该第一热产生区处的焊接层连接保护器件与裸片焊盘。
【技术实现步骤摘要】
本专利技术总的涉及半导体封装，并且在特别的实施例中，涉及保护器件。
技术介绍
电气过度应力(Electrical Overstress，EOS)被认为是器件或集成电路暴露于超过其绝对最大定额值的电流或电压。EOS能够因导致高破坏性的电流的电压过冲而发生。一类的EOS是静电放电(Electrostatic Discharge，ESD)，其被认为是在不同静电电位处的主体或表面之间的静电电荷的转移。ESD会因来自充电的主体的电荷的突然放电而发生。当不同的充电目标相互接触或当在它们之间的介电质损坏时，ESD会发生，并且产生可见的闪光。ESD是在从Ins至200ns的非常短的时间内的通常在0.1A至30A的高电流事件。另一种类型的EOS关系到快速的瞬态电压浪涌。最强烈的的瞬态与雷击浪涌和工业浪涌有关。瞬态过压事件通常非常短暂，从数微秒到数毫秒，但长于ESD事件。瞬态电压浪涌波形可以是振荡或脉冲。该波形通常具有在近似于0.5微秒至10微秒间的上升波前。瞬态过压可能是IkV至50kV。瞬态电压浪涌通常通过电源线进入器件，并且可以因开关和雷击瞬态而上升。电源系统上的该种电源线瞬态可以因断电、自动跳开关、负载开关、电容存储库开关、设备错误和其它等而产生。雷击事件可以直接将高电流注入并且产生过压。然而，雷击可能也会导致间接地效果。例如，雷电攻击可以导致位于建筑物外和/或内的导体上的电压/电流。雷电也可以影响因邻近的直接到地放电而产生的地电流流动，该直接到地放电耦合进该设备的接地系统的共地路径。浪涌保护器(或浪涌抑制器)是被设计用于使灵敏的电子设备免受瞬态电压浪涌的影响。例如，浪涌保护器可以被设计通过阻断任何高于安全阈值的不期望的电压或将任何高于安全阈值的不期望的电压短路至地以限制供应给电子设备的电压。相应的，浪涌保护设备具有一定的特性或操作机制，超过该特性或操作方法，保护设备不会具有其预期的功能。然而，操作条件中的改良导致转化为更高的利润率和/或更高的产品收益的改良的功能。
技术实现思路
依照本专利技术的实施例，一种半导体封装，包括芯片焊盘，以及布置在该芯片焊盘上的P/N 二极管。该P/N 二极管包括位于衬底中具有第一掺杂类型第一掺杂区，所述衬底具有与所述第一掺杂类型相反的第二类型。所述第一掺杂去被布置在朝向所述芯片焊盘的第一侧。位于第一掺杂去的焊接层将所述P/N 二极管与所述芯片焊盘连接。依照本专利技术的可替换的实施例，一种半导体封装，包括芯片焊盘，邻近所述焊盘布置的引线，以及布置在所述焊盘上的晶体管。所述晶体管包括第一源/漏接触区以及位于第一侧的栅极接触区。所述晶体管还包括位于与所述第一侧相对的第二侧的第二源/漏接触区。在所述第一侧的第一焊接层将所述第一源/漏接触区连接至所述芯片焊接盘。在所述第一侧的第二焊接层将所述栅极接触区连接至所述引线。依照本专利技术的可替换的实施例，一种半导体封装，包括芯片焊盘，布置在所述芯片焊盘上的保护器件。所述保护器件包括布置在所述芯片焊盘上的第一热产生区。所述第一热产生区被布置在面向所述芯片焊盘的第一侧。位于所述第一热产生区的焊接层将所述保护器件与所述芯片焊盘相接。【附图说明】为了更完整的理解本专利技术及其优点，现在请参考下面与附图相结合的【具体实施方式】，其中:图1，包括图1A和1B，示出了浪涌保护器件的实施方式，其中，图1A示出了浪涌保护电路的原理图，以及图1B示出了浪涌保护器件的电流电压关系；图2，包括图2A和2B，示出了依照本专利技术的实施例的半导体封装，其中图2A示出了截面图，以及图2B示出了顶部图；图3示出了依照本专利技术的可替换的实施例的半导体封装，其背面的导电层被形成在芯片的侧壁上；图4，包括图4A到4C，示出了依照本专利技术的可替换的实施例的半导体封装，在该封装中芯片包含晶体管，其中，图4A示出了该封装的截面图，其中图4B和4C示出了在该可替换的实施例中的封装中的芯片的放大的截面图；图5示出了依照本专利技术的可替换的实施例的半导体封装，在该半导体封装中在垂直二极管之上背面传导层使用夹片互连件来耦接至引线；图6示出了依照本专利技术的可替换的实施例的半导体封装，在该半导体封装中晶体管的背面传导层使用夹片互连件来耦接至引线；图7，包括图7A和7B，示出了依照本专利技术的实施例的焊接层被形成在大于重掺杂区的表面区域上的半导体封装，其中，图7A示出了截面图，图7B示出了顶部图；图8，包括图8A和SB，示出了依照本专利技术的实施例的半导体封装，多个裸片被布置在该半导体封装中；图9，其包括图9A和9B，示出了包括被安装至共同裸片焊盘的多个裸片的半导体封装的另一实施例；图10示出了依照本专利技术的实施例的包含具有两个被布置在衬底25中的芯片的半导体封装；图11示出了依照本专利技术的实施例的包含芯片的半导体封装，该芯片包括位于衬底正面和背面的高掺杂区；图12示出了依照本专利技术的实施例的包含芯片的半导体封装，该芯片包括两个位于衬底中的高掺杂区。【具体实施方式】在当前的高竞争的市场中，为了系统的可靠性，有效的过压保护已经成为IC/ASIC设计中整合的一部分。现场故障被失望的客户所感受到，并且提升了保修退货的数目。忽略这个问题将严重地影响到公司的形象和利润。然而，一些传统的做法仍然依赖于试验和错误尝试来设计保护器件。这将要求多个重新设计循环，例如，在符合性测试中。这些尝试提升了成本并且延迟了新电子产品推向市场的时间。为了避免这些问题，制造者们遵循证明了在售器件的瞬态过压抗干扰性的工业标准。国际电工技术委员会(Internat1nal Electrotechnical Commiss1n，IEC)已经改良了瞬态可靠性标准，改良后的瞬态可靠性标准对于原始设备制造者具有最小的要求。已知的抗干扰性测试的基本标准有IEC6100-4-X标准。IEC标准中的三个涉及瞬态抗干扰保护器件。第一，IEC6100-4-2涉及ESD保护。IEC6100-4-4涉及电子快速瞬态/突发(Electrical Fast Transient/Burst,EFT)保护，以及 IEC6100-4-5 涉及浪涌抗干扰保护。换句话说，IEC6100-4-2与ESD抗干扰性相关，二 IEC6100-4-4和IEC6100-4-5与瞬态抗干扰性相关。IEC6100-4-5致力于电源线与数据线上的最苛刻的瞬态条件。这些是由电击和开关导致的瞬态。开关瞬态可能由供电系统开关、功率分布系统中的负载改变或短路错误条件所导致。雷击瞬态可能有直接的电子或由间接雷击所导致的电压或电流而产生。IEC6100-4-5标准定义了瞬态进入点以及多个安装条件。该瞬态被根据产生给定波形并且具有指定的开路电压和源阻抗的产生器而定义。两个不当前第1页1 2 3 4 本文档来自技高网...
【技术保护点】
一种半导体封装，包括：裸片焊盘；被布置于所述裸片焊盘之上的P/N二极管，其中所述P/N二极管包括布置于衬底中的具有第一掺杂类型的第一掺杂区，所述衬底具有与所述第一掺杂类型相反的第二掺杂类型，其中所述第一掺杂区被布置在朝向所述裸片焊盘的第一侧面；以及在所述第一掺杂区的将所述P/N二极管与所述裸片焊盘连接的焊接层。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：J·戴特尔，A·施门，D·佐杰卡，
申请(专利权)人：英飞凌科技股份有限公司，
类型：发明
国别省市：德国;DE
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