本实用新型专利技术公开了一种基于FPGA的高适应度等精度测频装置，包括第一数值比较器，第二数值比较器，第三数值比较器，第一D触发器，第二D触发器，第三D触发器，第一计数器，第二计数器，第三计数器，第一锁存器，第二锁存器，第一与门电路，第二与门电路，或门电路、非门电路和运算器；本实用新型专利技术基于等精度测量原理，以FPGA为平台进行电路的设计与实施，设计实现了在宽频带范围内对信号进行精确频率检测，克服了传统测量方案中测频范围窄，测频不精确等问题，具有较好的适应性与移植性，具有较高的使用价值。
【技术实现步骤摘要】
本技术属于电子
，尤其涉及一种基于FPGA的高适应度等精度测频 目.ο
技术介绍
信号频率是信号分析中常用的变量，例如流量、转速、晶压力传感器以及经过参变量-频率转换后的信号等等，常常需要对其频率进行精准的测量。对于这些频率为参数的被测信号，通常多采用的是测频法或测周法。而测频法和测周法分别适用于高频和低频信号的检测，对于中间频率或变化范围较大的频率，均不能达到较高的测量精度。因此，针对上述测频需要，设计一种能够在较宽频带范围内对信号进行精确频率检测的方案变得十分需要。
技术实现思路
为了解决上述技术问题，本技术提出了一种测量频带宽、测量精度高、可广泛应用的频率测量的一种基于FPGA的高适应度等精度测频装置。本技术采用如下的技术方案:一种基于FPGA的高适应度等精度测频装置，包括第一数值比较器，第二数值比较器，第三数值比较器，第一 D触发器，第二 D触发器，第三D触发器，第一计数器，第二计数器，第三计数器，第一锁存器，第二锁存器，第一与门电路，第二与门电路，或门电路、非门电路和运算器。进一步的，所述的第一数值比较器与第一计数器、第二数值比较器、第一与门电路、或门电路、第一 D触发器、第二 D触发器、第三D触发器依次连接，所述的第一数值比较器还和第一与门电路连接；所述的第一 D触发器还分别与第二计数器、第三计数器连接，所述的第二计数器依次连接第一锁存器和运算器；所述的第三计数器依次连接第二锁存器和运算器；所述的第三计数器还与第三数值比较器、或门电路依次连接；所述的第二数值比较器还分别连接第二计数器、第三计数器、第一锁存器和第二锁存器；所述的第二 D触发器还与非门电路连接，第三D触发器还和第二与门电路连接；所述的非门电路、第二与门电路和第一计数器依次连接。进一步的，基准时钟信号fm分别输入第一计数器，第二计数器及第二 D触发器，第三D触发器；第一计数器的输出信号分别输入第一数值比较器，第二数值比较器；第一数值比较器的输出信号分别输入第一与门电路，第一计数器；第二数值比较器的输出信号分别输入第一与门电路，第二计数器，第三计数器及第一锁存器，第二锁存器；第一与门电路的输出信号输入或门电路；第三数值比较器的输出信号输入或门电路；或门电路的输出信号则输入第一 D触发器；待测信号fx分别输入第一 D触发器及第三计数器；第一 D触发器的输出信号分别第二输入计数器，第三计数器及第二 D触发器；第二 D触发器的输出信号分别输入非门电路与第三D触发器；第三D触发器的输出信号输入第二与门电路；非门电路的输出信号则输入第二与门电路；第二与门电路的输出信号输入第一计数器；第二计数器的输出信号输入第一锁存器；第三计数器的输出信号分别输入第二锁存器及第三数值比较器；第一锁存器与第二锁存器的输出信号则共同输入运算器。本技术的技术效果是:一种基于FPGA的高适应度等精度测频装置，本技术基于等精度测量原理，以FPGA为平台进行电路的设计与实施，设计实现了在宽频带范围内对信号进行精确频率检测，克服了传统测量方案中测频范围窄，测频不精确等问题，具有较好的适应性与移植性，具有较高的使用价值。【附图说明】图1是本技术的电路结构示意图。【具体实施方式】以下结合附图和【具体实施方式】来对本技术做进一步的说明。如图1，一种基于FPGA的高适应度等精度测频装置，包括第一数值比较器，第二数值比较器，第三数值比较器，第一 D触发器，第二 D触发器，第三D触发器，第一计数器，第二计数器，第三计数器，第一锁存器，第二锁存器，第一与门电路，第二与门电路，或门电路、非门电路和运算器。图1 中:①表示数值第二比较器的输出端分别与第二计数器、第三计数器、第一锁存器、第二锁存器相连②表示第三计数器的输出与第三数值比较器相连③表不或门电路的输出端与第一 D触发器相连进一步的，所述的第一数值比较器与第一计数器、第二数值比较器、第一与门电路、或门电路、第一 D触发器、第二 D触发器、第三D触发器依次连接，所述的第一数值比较器还和第一与门电路连接；所述的第一 D触发器还分别与第二计数器、第三计数器连接，所述的第二计数器依次连接第一锁存器和运算器；所述的第三计数器依次连接第二锁存器和运算器；所述的第三计数器还与第三数值比较器、或门电路依次连接；所述的第二数值比较器还分别连接第二计数器、第三计数器、第一锁存器和第二锁存器；所述的第二 D触发器还与非门电路连接，第三D触发器还和第二与门电路连接；所述的非门电路、第二与门电路和第一计数器依次连接。进一步的，基准时钟信号fm分别输入第一计数器，第二计数器及第二 D触发器，第三D触发器；第一计数器的输出信号分别输入第一数值比较器，第二数值比较器；第一数值比较器的输出信号分别输入第一与门电路，第一计数器；第二数值比较器的输出信号分别输入第一与门电路，第二计数器，第三计数器及第一锁存器，第二锁存器；第一与门电路的输出信号输入或门电路；第三数值比较器的输出信号输入或门电路；或门电路的输出信号则输入第一 D触发器；待测信号fx分别输入第一 D触发器及第三计数器；第一 D触发器的输出信号分别第二输入计数器，第三计数器及第二 D触发器；第二 D触发器的输出信号分别输入非门电路与第三D触发器；第三D触发器的输出信号输入第二与门电路；非门电路的输出信号则输入第二与门电路；第二与门电路的输出信号输入第一计数器；第二计数器的输出信号输入第一锁存器；第三计数器的输出信号分别输入第二锁存器及第三数值比较器；第一锁存器与第二锁存器的输出信号则共同输入运算器。在电路工作中，第一计时器对基准时钟信号fm?行计数；第一数值比较器将第一计数器的计数结果与常数100，000, 000进行比较，当其小于100，000, 000时，输出高电平作为第一与门电路的输入信号，当其大于100，000, 000时，停止第一计数器的计数；第二数值比较器将第一计数器的计数结果与常数2进行比较，当其小于2时，产生信号使第一锁存器与第二锁存器分别锁存第二计数器与第三计数器的当前值，当其等于2时，产生信号使第二计数器与第三计数器的计数值清零，当其大于2时，输出高电平作为第一与门电路的输入；当第一与门电路的两个输入均为高电平时，第一与门电路输出高电平作为或门的输入；第三数值比较器将第三计数器的计数结果与常数3比较，当其小于3时，输出高电平作为或门电路的输入；当或门电路的任一输入为高电平时，或门电路输出高电平至第一 D触发器；第一 D触发器以待测信号匕为时钟信号对或门电路输出进行锁存，其输出信号为低电平时，第二计数器与第三计数器分别停止对时钟信号fm和待测信号fx的计数工作；第二 D触发器与第三D触发器的基准时钟均为时钟信号fm，二者依次对第一 D触发器的输出进行锁存；当第二 D触发器的输出为低电平，第三D触发器的输出为高电平时，第二与门电路输出高电平使第一计数器计数值清零。最后，第一锁存器与第二锁存器的锁存结果将输入运算单元进行运算。本技术的具体控制实现为现有技术，本技术仅提供装置结构设计技术方案。以上仅为本技术的较佳实施例而已，并非用于限定本技术的保护范围，因此，凡在本技术的精神和原则之内所作的任何修改、等同替换、改进等本文档来自技高网...
【技术保护点】
一种基于FPGA的高适应度等精度测频装置，其特征在于：包括第一数值比较器，第二数值比较器，第三数值比较器，第一D触发器，第二D触发器，第三D触发器，第一计数器，第二计数器，第三计数器，第一锁存器，第二锁存器，第一与门电路，第二与门电路，或门电路、非门电路和运算器；所述的第一数值比较器与第一计数器、第二数值比较器、第一与门电路、或门电路、第一D触发器、第二D触发器、第三D触发器依次连接，所述的第一数值比较器还和第一与门电路连接；所述的第一D触发器还分别与第二计数器、第三计数器连接，所述的第二计数器依次连接第一锁存器和运算器；所述的第三计数器依次连接第二锁存器和运算器；所述的第三计数器还与第三数值比较器、或门电路依次连接；所述的第二数值比较器还分别连接第二计数器、第三计数器、第一锁存器和第二锁存器；所述的第二D触发器还与非门电路连接，第三D触发器还和第二与门电路连接；所述的非门电路、第二与门电路和第一计数器依次连接。
【技术特征摘要】
【专利技术属性】
技术研发人员：王帅，王雷，赵久瑞，黄根春，
申请(专利权)人：武汉大学，
类型：新型
国别省市：湖北;42
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