一种基于FPGA的DVI视频接收解码方法技术

本发明专利技术公开了一种基于FPGA的DVI视频接收解码方法。包括使用FPGA内置的串并转换器实现高速DVI数据的串并转换，利用动态配置锁相环完成时钟倍频，利用动态延时单元实现数据采样相位调整，最终经过逻辑资源实现DVI数据解码，输出并行带行、场同步信号和数据有效信号的视频数据。本发明专利技术主要解决在航空电子领域多路DVI信号的接收问题，有利于提高系统集成度降低功耗。

【技术实现步骤摘要】

本专利技术属航空电子
，特别涉及一种视频处理领域。
技术介绍
1999年由IBM，Intel等公司组成的数字显示工作组(DDWG)制定了 DVI (DigitalVisual Interface)标准。该标准米用三路 TMDS (Transit1n Minimized DifferentialSignaling)高速差分串行数据通道和一路TMDS差分时钟通道，传输数字视频信号。单通道TMDS最大带宽为1.65Gbps，标准可支持双链路6通道的DVI接口，提供9.9Gbps的理论带宽。由于其高带宽，长距离，抗干扰能力强的优势，很快成为数字显示系统中的主流，并在航空领域得到了广泛应用，取代传统的模拟视频信号传输方式。传统的使用DVI接口的视频处理设备中，需要使用专业的DVI接收芯片将DVI信号转换为并行的数字视频数据再进行处理。当系统中DVI接口较多时，DVI接收芯片将占用很大的电路板面积和功耗。若采用FPGA实现DVI信号的接收解码，可利用视频设备中现有的FPGA芯片，省去了专用的接收芯片，减小电路板面积和功耗，提高系统集成度和可靠性。
技术实现思路
:本专利技术的目的是利用FPGA实现DVI信号的接收和解码功能，为航空电子设备提供高度集成和低功耗的DVI视频接口技术。本专利技术的专利技术目的通过以下技术方案实现:一种基于FPGA的DVI视频接收解码方法，包含以下步骤:步骤一、将TMDS电平接入FPGA，并且使用FPGA内部差分信号缓冲器实现差分到单端信号的转换；步骤二、使用FPGA内部动态延时单元和数字逻辑实现的相位调整状态机实现对串行视频信号的相位调整；步骤三、使用FPGA内部的串并转换器实现对相位调整后的串行视频信号的串并转换；步骤四、使用数字逻辑实现DVI视频信号的1bit到8bit解码，以及行、场同步和数据有效信号的解码；步骤五、使用数字逻辑实现R、G、B通道的数据对齐；步骤六、使用FPGA内部的动态配置锁相环单元以及数字逻辑实现的频率识别动态配置模块实现DVI参考时钟的5倍频供串并转换器采集数据用。依据上述特征，所述步骤一中，若FPGA管脚支持TMDS电平，则在FPGA的每根管脚外部配置上拉50 Ω电阻接至3.3V电平后将DIV信号连接到FPGA ；若FPGA管脚不支持TMDS电平，则使用电容隔离TMDS的共模电平，再通过上下拉电阻重建与FPGA兼容的共模电平后将DVI信号连接到FPGA。依据上述特征，所述相位调整状态机的实现方法为:Al、通过检测DVI数据中的控制字来判断采样时钟是否位于DVI数据的抖动区；A2、通过控制动态延时单元扫描确定DVI数据的采样窗口，并将采样点相移至采样窗口的中心位置。依据上述特征，所述使用FPGA内部的动态配置锁相环单元以及数字逻辑实现的频率识别动态配置模块实现DVI参考时钟的5倍频的方法为:B1、使用一个由参考时钟驱动的参考计数器和一个由DVI时钟驱动的移位寄存器构建频率识别动态配置模块，当参考计数器计数到指定的值时，根据移位寄存器的值来判断DVI时钟的频率范围，并根据上一个计数周期的频率范围来决定是否需要重新配置动态配置锁相环单元；B2、动态配置锁相环单元根据频率识别动态配置模块的信号，将预先存储在ROM中的各频段的配置参数顺次写入动态配置锁相环单元的动态配置接口，实现动态配置。本专利技术的效果在于:1.在单颗Xilinx公司的Kintex-7系列的XC7K410T FPGA上可实现10路DVI信号的接收和解码，大大提高航空电子设备的集成度；2.支持像素时钟频率在25MHz?120MHz范围内的DVI信号接收和解码，分辨率范围640χ480@60Ηζ到1280χ1024@60Η。解码后的图像清晰无抖动和噪点，可在_45?85°C范围内正常工作。下面通过附图和实施例，对本专利技术的技术方案做进一步的详细描述。【附图说明】图1为本专利技术TMDS电平转换方法的电路示意图；图2为本专利技术DVI信号接收解码原理框图；图3为本专利技术DVI数据采样窗口示意图；图4为本专利技术“相位调整状态机”状态转移图。【具体实施方式】:本专利技术利用FPGA内置的硬件资源和逻辑资源实现DVI信号的接收和解码的方法，包括使用FPGA内置的串并转换器(ISERDES2)实现高速DVI数据的串并转换，利用动态配置锁相环(MMCME2_ADV)完成时钟倍频，利用动态延时单元(IDELAY2)实现数据采样相位调整，最终经过逻辑资源实现DVI数据解码，输出并行带行、场同步信号和数据有效信号的视频数据。具体为:1.TMDS 电平转换:对于TMDS电平标准的FPGA管脚(如Xilinx公司Kintex-7系列FPGA的HR类管脚)，可将DVI信号直接连接到支持该电平标准的管脚。但需要在每根管脚外部上拉50 Ω电阻到3.3V电平，以提供直流电平和阻抗匹配。对于不支持TMDS电平标准的FPGA管脚，参考图1所示电路，使用电容隔离TMDS的共模电平，再通过上下拉电阻重建与FPGA兼容的共模电平。具体原理是，将DVI信号在靠近FPGA芯片一侧上拉端接至3.3V以满足TMDS规范；经过0.1 μ F电容隔离直流电平后，送入FPGA ;利用FPGA内置的DCI (数字控制阻抗)或外部端接电阻，建立新的符合SSTL18标准的共模电平；将FPGA接收管脚设置为DIFF_SSTL18_II电平(差分SSTL18电平)。FPGA内部使用差分信号缓冲器(IBUFDS)实现差分到单端信号的转换。2.DVI视频信号相位调整:经过“IBUFDS”单元转换后的视频信号(图2中的B、G、R)通过“IDELAY2”单元进行数字延时调整相位。针对每个通道设计了数字逻辑实现的“相位调整状态机”模块，来控制IDELAY2单元调整相位。“相位调整状态机”的状态转移流程如图4所示。通过检测ISERDES2单元输出的1bit DVI编码数据中消隐区的“控制字” (10，h354、10’ hOAB、10’ hl54、10’ h2AB)来确定当前的5倍频采样时钟是否在DVI信号的数据抖动区域(如图3所示)。“相位调整状态机”通过控制IDELAY2单元扫描图3所示的采样窗口，判断抖动区域的位置，并最终将采样点相移至采样窗口的中心位置，实现最佳的数据采样。3.DVI视频信号串行到并行转换:经过相位调整后的视频信号，经过“ISERDES2”单元实现串并转换，转换为1bit的并行视频信号。需要使用FPGA内的两个ISERDES2单元串联来实现。转换后的1bit并行信号，通过检测出现的“控制字”来确定最高位最低位的顺序。4.DVI视频信号串行到并行转换解码:根据DVI规范来实现DVI视频信号的解码，解码出8bit的视频信号，以及行、场同步和数据有效信号。5.DVI视频信号通道对齐:DVI三个通道的视频信号需要经过数字逻辑实现的“通道对齐”模块，实现R、G、B通道的数据对齐，输出最终的并行视频数据。对齐通过一个FIFO实现，将有效的视频信号写入FIFO，通过解码出的三个通道的视频有效信号来对齐FIFO的读出数据时刻。6.采样时钟倍频的动态配置:串并转换的ISERDES2单元需要5倍频的DVI参考时钟信号，该时钟信号由“MMCME2_ADV ”单元通过倍频、降频来实现。本文档来自技高网...

【技术保护点】
一种基于FPGA的DVI视频接收解码方法，包含以下步骤：步骤一、将TMDS电平接入FPGA，并且使用FPGA内部差分信号缓冲器实现差分到单端信号的转换；步骤二、使用FPGA内部动态延时单元和数字逻辑实现的相位调整状态机实现对串行视频信号的相位调整；步骤三、使用FPGA内部的串并转换器实现对相位调整后的串行视频信号的串并转换；步骤四、使用数字逻辑实现DVI视频信号的10bit到8bit解码，以及行、场同步和数据有效信号的解码；步骤五、使用数字逻辑实现R、G、B通道的数据对齐；步骤六、使用FPGA内部的动态配置锁相环单元以及数字逻辑实现的频率识别动态配置模块实现DVI参考时钟的5倍频供串并转换器采集数据用。

【技术特征摘要】

【专利技术属性】
技术研发人员：于乐，张堃，
申请(专利权)人：中国航空无线电电子研究所，
类型：发明
国别省市：上海;31