本发明专利技术公开了一种超结半导体器件的终端结构及其制造方法。所述终端结构具有若干超结P柱，每个超结P柱包括一顶部P柱和一底部P柱，每个超结P柱中顶部P柱的宽度不小于底部P柱的宽度。本发明专利技术的超结半导体器件的终端结构及其制造方法，能够提供高可靠小尺寸的半导体器件终端结构，并具有成本低、工艺简单容易实现和工艺窗口宽的优点。
【技术实现步骤摘要】
本专利技术涉及一种超结半导体器件，特别是涉及一种。
技术介绍
自1991年专利技术超结半导体器件以来(参见美国专利US5216275)，经过20多年的技术改进，已成功开发出600V-900V的超结金属氧化物半导体场效应晶体管(SuperJunct1n M0SFET)，广泛用于电力电子设备，例如电源开关、马达驱动、DC-DC变换器等领域。超结器件的核心结构是垂直于器件表面下方(以下称纵向)相互交替排列的P型掺杂半导体柱(简称P柱)和N型掺杂半导体柱(简称N柱)，这2种柱满足电荷平衡条件。其原理是当纵向加电压时，P柱区和N柱区完全耗尽，该结构的击穿电压仅与耗尽层高度(近视P柱或N柱高度)成正比，与P柱和N柱掺杂浓度无关。这样在不改变器件击穿电压条件下，通过提高P柱或N柱的掺杂浓度降低器件的导通电阻。超结MOSFET—般划分为四个区域，元胞区、栅压焊区、过渡区和终端区(国外许多文献将过渡区和终端区统称终端区或peripheral区)。元胞区和栅压焊区位于芯片中央，并由过渡区和终端区环绕着。元胞区是器件核心工作区域，开通后电阻低，大电流通过，关断后承受较高的纵向阻断电压。栅压焊区用作栅电极压焊线引出，器件开通时没大电流通过，但关断后需要承受和元胞区同样的纵向电压。元胞区和栅压焊区下方排列相互交替的P柱和N柱，满足电荷平衡时，纵向阻断电压与P柱(或N柱)高度近似成正比。过渡区连接元胞区和终端区，在元胞区开通时也无大电流通过，在其上方通常有gate bus(栅极)，有场氧化层以及多晶硅和金属布线，过渡区一般不承受横向电压。终端区则不同，不仅承受纵向电压，还需要承受横向电压，数值和纵向电压相同。终端的设计原则一般要求其阻断电压大于其它区域，在接近发生雪崩倍增的大电压下，雪崩电流发生在占芯片面积比例较大的元胞区域或过渡区，以便非箝位感性负载下的开关过程(Unclamped Inductive Switching，UIS)能释放较大的瞬态能量(称为雪崩耐量)。另一个原则是额定阻断电压下终端区域硅表面电场强度尽量小，一般小于2.5X 15V/cm，以便获得良好的高温反偏(High Temperature Reverse Bias, HTRB)性能。人们提出了许多种终端结构和制造方法。美国专利US6844592提出在终端区增加一个三台阶场板的方法，但该方法需要多层介质淀积和蚀刻，工艺成本高。美国专利US6512268提出每个终端区P柱连接一个金属场板(称为接触式金属场板)或P柱上设置浮空金属场板。中国专利CN201210443873提出降低过渡终端区内N柱掺杂浓度。中国专利CN201210371525提出一种降低P柱掺杂浓度的方法。上述现有技术可归纳为如图1所示的终端结构。如图1所示，区域I代表元胞区，区域II代表过渡区，区域III代表终端区。结构包括底部漏电极金属1，硅衬底N型重掺杂半导体层2，N型轻掺杂半导体外延层3，超结P柱4和终端区P柱4a，超结N柱5和终端区N柱5a，硅片正面元胞的MOS结构区域6，终端区半导体表面上方的场氧化层7，跨越P柱4和N柱5a的浮空金属场板8，连接P柱4a和设置在N柱5a上方的接触式金属场板9。区域I和区域II的超结P柱4和N柱5交替等步长重复排列，掺杂浓度达到电荷平衡。其中，中国专利CN201210443873的专利技术核心是降低终端区III内N柱5a的掺杂浓度，中国专利CN201210371525的专利技术核心是降低P柱4a掩膜板有效注入面积，形成离远元胞方向P柱横向掺杂逐渐降低的终端结构。
技术实现思路
本专利技术要解决的技术问题是为了克服现有技术中的超结半导体器件的终端结构复杂度高因而制造工艺实现难度大、工艺标准高的缺点，提供一种。本专利技术是通过下述技术方案来解决上述技术问题的:一种超结半导体器件的终端结构，具有若干超结P柱(P型掺杂半导体柱)，其特点在于，每个超结P柱包括一顶部P柱和一底部P柱，每个超结P柱中顶部P柱的宽度不小于底部P柱的宽度。 容易理解地，这里所说的顶部P柱和底部P柱分别处于超结P柱的顶部和底部。对应的顶部P柱和底部P柱可连接或结合为一体，以构成一超结P柱。较佳地，所述若干超结P柱中，位于所述终端结构的过渡区的顶部P柱相互连接。所述终端结构的过渡区得以避免承受横向电压。较佳地，所述若干超结P柱中，位于所述终端结构的终端区的顶部P柱之间的间距，沿远离所述终端结构的过渡区的方向逐渐变宽，以保证较小尺寸的终端结构能承受较大的击穿电压。较佳地，每个顶部P柱高度为2-6微米。本专利技术中的高度单位微米，缩写为um。当顶部P柱在该高度范围内时，通过精确设计P柱之间的横向距离，可获得抗UIS (非箝位感性负载下的开关过程)能力高、HTRB (高温反偏压)可靠性高且总尺寸小的终端结构。较佳地，所述若干超结P柱的顶部P柱由离子注入和退火激活形成。申请人发现，采用这种工艺形成本专利技术中的顶部P柱，其工艺方法最为简单，资源的利用率最高而资源耗损最少。本专利技术还提供了一种包含上述终端结构的超结半导体器件。本专利技术还提供了一种超结半导体器件的终端结构的制造方法，其特点在于，包括以下步骤:步骤一、采用外延工艺，在N型重掺杂硅衬底上外延一层N型外延层；步骤二、重复执行以下操作多次直至获得具有预设高度的底部P柱:用预设的底部P柱掩膜板进行光刻掩膜及P型离子注入，去胶清洗后，继续外延所述N型外延层；步骤三、再外延一层所述N型外延层；步骤四、用预设的一顶部P柱掩膜板进行光刻掩膜、P型离子注入和去胶；步骤五、高温退火形成一一对应的若干底部P柱和若干顶部P柱，每对底部P柱和顶部P柱共同构成一超结P柱，其中顶部P柱的宽度不小于底部P柱的宽度；步骤六、高温氧化形成所述若干顶部P柱上方表面的二氧化硅场氧化层；步骤七、制作元胞区MOS结构(M0S即金属(metal)—氧化物(oxid)—半导体(semiconductor)场效应晶体管中的金属_氧化物_半导体的缩写)。应当理解的是，步骤二中重复执行特定操作多次，其含义是指，在一次执行操作至“去胶清洗后，继续外延所述N型外延层”之后，若底部P柱未达到预设高度，则再次用预设的底部P柱掩膜板进行光刻掩膜及P型离子注入，然后去胶清洗，并继续外延所述N型外延层O较佳地，步骤四中的所述顶部P柱掩膜板使得，在步骤五中形成的所述若干顶部P柱中位于过渡区的顶部P柱相互连接。较佳地，步骤四中的所述顶部P柱掩膜板使得，在步骤五中形成的所述若干顶部P柱中位于终端区的顶部P柱之间的间距，沿远离过渡区的方向逐渐变宽。较佳地，在步骤五中形成的所述若干顶部P柱的高度为2-6微米。本专利技术还提供了一种超结半导体器件的制造方法，其中采用上述的制造方法制造所述超结半导体器件的终端结构。应当理解的是，在上述说明中涉及的超结半导体器件、中，终端结构的半导体材料不局限单晶硅材料，还包括锗以及砷化镓或硅锗等化合物半导体材料。本专利技术的终端结构适用于各种半导体功率器件，例如超结二极管器件、半超结二极管和半超结IGBT(绝缘栅双极型晶体管)的终端结构。在符合本领域常识的基础上，上述各优选条件，可任意组合，即得本专利技术各较佳实例。本专利技术的积极进步效果在于:本专利技术的超结半导体器件、，能够提供高可靠小尺寸的半导体器件终端结构，本文档来自技高网...
【技术保护点】
一种超结半导体器件的终端结构，具有若干超结P柱，其特征在于，每个超结P柱包括一顶部P柱和一底部P柱，每个超结P柱中顶部P柱的宽度不小于底部P柱的宽度。
【技术特征摘要】
【专利技术属性】
技术研发人员：高文玉，陶有飞，徐雷军，刘启星，
申请(专利权)人：上海先进半导体制造股份有限公司，
类型：发明
国别省市：上海;31
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