基于响应定时优化在多处理器系统中执行频率协调技术方案

在一个实施例中，处理器包括执行指令的核，以及从核接收存储器访问请求并将存储器访问请求路由到本地存储器，并将对应于存储器访问请求的监听请求路由到远程处理器的逻辑。该逻辑被配置成维护关于从远程处理器接收到对监听请求的响应和从本地存储器接收到对存储器访问请求的响应之间的差异的延迟信息。描述并要求保护其他实施例。

【技术实现步骤摘要】
【国外来华专利技术】【专利说明】基于响应定时优化在多处理器系统中执行频率协调 背景 半导体处理和逻辑设计的进步可使集成电路设备上可W存在的逻辑量增大。结 果，计算机系统配置从系统中的单一或多个集成电路发展到单个集成电路上的多个硬件线 程、多个核、多个设备和/或完整的系统。另外，随着集成电路的密度增长，计算系统（从嵌 入式系统到服务器）的功率要求也逐步升高。此外，软件低效率W及其对硬件的要求也导 致计算设备能源消耗的增大。事实上，某些研究指出，计算设备消耗诸如美国之类的国家的 全部电力供应的相当大的百分比。结果，迫切需要与集成电路相关联的能量效率和节省。随 着服务器、台式计算机、笔记本、超极本?、平板电脑、移动电话、处理器、嵌入式系统等等变 得越来越流行（从包括在典型的计算机中、汽车，W及电视机到生物技术），该些需要将增 大。 在多处理器系统中，由远程处理器的频率，更具体而言，处理器的非核部分（常常 被称为非核）的频率，确定对远程处理器的访问的延迟。当核不活动时，标准功率管理特征 降低非核频率。该会产生该样的情况，当一个处理器的核试图访问另一处理器并且远程处 理器具有空闲/不活动核（W及如此低非核频率）时，此低远程频率将导致响应时间的延 长。尽管远程处理器可W为此非核频率维持固定频率，但是，该会增大功耗，仍可能不能解 决高延迟的问题，特别是在低带宽工作负荷中。 附图简述 图1是根据本专利技术的一实施例的系统的一部分的框图。 图2是根据本专利技术的一个实施例的方法的流程图。 图3A是根据本专利技术的一个实施例的用于请求频率协调的方法的流程图。[000引图3B是根据本专利技术的一个实施例的用于执行非核频率更新的方法的流程图。 图4A是根据本专利技术的一实施例的示例两处理器系统的框图。 图4B是示出了根据本专利技术的一个实施例的关于对存储器访问请求的处理的通信 的流程的框图。 图5是根据本专利技术的一个实施例的处理器的框图。 图6是根据本专利技术的一个实施例的处理器的框图。 图7是根据本专利技术的一个实施例的系统的框图。【具体实施方式】 在各实施例中，检测机制可W检测在第一处理器中接收到的响应的响应延迟受远 程处理器约束的状况。响应于此检测，可W生成通信，并将其发送到远程处理器。在远程处 理器中又可W发生操作W提高非核频率，W减轻性能损失。该些处理器可W是诸如给定个 人计算机、服务器计算机、移动设备，或其他计算设备之类的多处理器系统的相应的处理器 插槽。在一个实施例中，传感器可W计数其中性能（或响应延迟）对远程处理器的频率 敏感的事务。目P，处理器包括本地代理，该本地代理被配置成，响应于存储器访问事务，从远 程处理器接收监听响应，并从对本地存储器的访问接收数据。本地代理将频繁地需要等待 该两个响应被接收到，W检查在继续事务之前没有冲突。远程处理器频率只确定来自远程 处理器的监听响应的延迟。 可W提供一组计数器，W帮助量化从加速远程处理器的频率可能得到的性能优 点。在一个实施例中，第一计数器被配置成计数其中在本地存储器响应之后接收到远程监 听响应的事务的数量。而第二计数器被配置成计数其中本地代理（或其他一致性控制器） 等待远程监听响应的周期的总数。 该些计数器又可W由处理器的功率控制器（诸如功率控制单元（PCU)读取，将其 与编程的阔值进行比较，并基于此延迟信息，判断触发处理器之间的频率协调请求是否有 足够的性能好处。注意，如此处所描述的，此频率协调可W呈现不同的形式，包括非核电路 (此处也被称为系统代理或所谓的非核电路）的频率被设置为跨多个处理器插槽的共同频 率的情况。在其他情况下，此频率协调可W呈现从一个处理器插槽到另一插槽（或多个插 槽）的寻求对非核频率的更新，W改善处理器间通信的延迟的请求的形式。此外，还可W理 解，尽管此处所描述的实现是针对可W对于包括非核域的不同的域W独立频率操作的处理 器插槽，但是，各实施例同样应用于W单频率操作的处理器。此外，尽管此处被描述为相对 于非核频率执行频率协调，但是，在某些实施例中，此频率协调可W针对处理器插槽的额外 的或不同的组件，诸如互连频率，在一种实现中，诸如处理器插槽的环状互连之类的互连频 率W与非核电路不同的频率操作。[001引虽然本专利技术的范围在该方面不受限制，但是，如此处所描述的非核频率协调控制 可W通过固件、硬件、软件W及其组合来实现，如此允许检测不希望有的延迟，将请求传递 到至少一个其他处理器插槽，W允许提高的非核频率来缩短延迟。 在一个实施例中，频率协调请求可W是通过处理器之间的链路穿隧的PCU到PCU 消息。当处理器从另一处理器接收到此指示时，如果可能的话，它试图在处理器的当前功率 约束内提高其非核频率。它可W增量地（一次一个步长）或W基于计数器信息的较大的步 长，提高非核频率，其中较高的计数触发远程非核频率中的较大的报升。 注意，在许多实施例中，只有提高远程频率W便远程监听响应被定时为与本地存 储器访问基本上同时到达本地代理才是有益的。在此点之后，本地存储器变为延迟确定器， 并且没有来自远程处理器频率的进一步增大的好处。 现在参考图1，所示是根据本专利技术的实施例的系统的一部分的框图。如图1所示， 系统100可W包括各种组件，包括处理器110,如图所示，该处理器110是多核处理器。处理 器110可W通过外部电压调节器160禪合到电源150,调节器160可W执行第一电压转换， W向处理器110提供经初步调节的电压。 可W看出，处理器110可W是包括多个核120。-120。的单管巧处理器插槽。另外， 每一个核还可W与单个电压调节器125。-125。相关联。相应地，可W提供完全集成的电压调 节器（FIVR)实现，W允许对每一个单个核的电压进行细粒度的控制，因而对功率和性能进 行细粒度的控制。如此，每一个核都可W在独立电压和频率下操作，允许大灵活性，并提供 用于平衡功耗与性能的广泛的机会。 仍参考图1，额外的组件可W存在于处理器内，包括输入/输出接口 132、另一接口 134化及集成的存储器控制器136。可W看出，该些组件中的每一个都可W由另一集成的电 压调节器125x来供电。在一个实施例中，接口 132可W符合IMel饭快速路径互连（QPI)协 议，该协议在高速缓存一致性协议中提供点对点（Pt巧链路，该高速缓存一致性协议包括 多个层，包括物理层、链路层W及协议层。如下文所描述的，通过一个或多个QPI接口，可W 在多处理器系统的处理器插槽之间传递非核频率协调。接口 134又可W符合外围组件互连 快速（PCIe?)规范，例如，PCIExpress?规范基础规范版本2.O(2007年1月17日）。 还示出了功率控制单元（PCU) 138,该功率控制单元（PCU) 138可包括针对处理器 110执行功率管理操作的硬件、软件和/或固件。在各实施例中，PCU138可包括执行根据本 专利技术的一个实施例的非核频率控制的逻辑。此外，PCU138还可W通过专用接口禪合到外部 电压调节器160。如此，PCU138可W指示电压调节器向处理器提供请求的被调节的电压。 尽管为便于说明未示出，但是，可W理解，额外的组件可W存在于处理器110内， 诸如额外的非核逻辑、及其他组件，诸如内部存储器，例如，一个或多个级别的缓存存储器 层本文档来自技高网...

【技术保护点】
一种处理器，包括：执行指令的至少一个核；以及耦合到所述至少一个核的非核装置，所述非核逻辑包括第一装置，用于接收来自所述至少一个核的存储器访问请求，并将所述存储器访问请求路由到耦合到所述处理器的本地存储器，并将对应于所述存储器访问请求的监听请求路由到耦合到所述处理器的至少一个远程处理器，其中所述第一装置将维护关于从所述至少一个远程处理器接收到对所述监听请求的响应和从所述本地存储器接收到对所述存储器访问请求的响应之间的差异的延迟信息。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：A·万玛，K·V·西斯特拉，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US