本发明专利技术涉及NAND闪存中的读取干扰处理。公开了一种具有处理器以及到有多个块的NAND闪存的接口的装置。处理器配置成（i）监视从NAND闪存中至少一个块的相应擦除开始的读取的数量，（ii）响应于读取的数量超过其中第一块是部分编程的第一阈值而把页从第一块移动到第二块；（iii）响应于读取的数量超过其中第一块是完全编程的第二阈值而把页从第一块移动到第二块。第一阈值小于第二阈值。
【技术实现步骤摘要】
本专利技术一般而言涉及闪存控制并且，更具体地，涉及在NAND闪存中用于实现读取干扰处理的方法和/或装置。
技术介绍
在数据编程到NAND闪存的地方，读取个别数据片的频率彼此间不同。有些数据被主机频繁地读取，诸如流行的视频数据服务器。而且，在闪存内部使用的物理地址与闪存外部使用的逻辑地址之间的映射被固件频繁地以真正随机读取的情况下读取，诸如在企业数据中心的应用。频繁读取的主机数据以及映射数据被称为热读取数据。
技术实现思路
本专利技术涉及具有处理器和到有多个块的NAND闪存的接口的装置。处理器被配置为(i)监视从NAND闪存中至少一个块的相应擦除开始的读取数量,(ii)响应于读取的数量超过其中第一块是部分编程的第一阈值而把页从第一块移动到第二块，以及(iii)响应于读取的数量超过其中第一块是完全编程的第二阈值而把页从第一块移动到第二块。第一阈值小于第二阈值。【附图说明】通过以下具体描述以及所附权利要求和附图，本专利技术实施例将是明显的，其中:图1是装置的示例实现的框图；图2是与本专利技术实施例对应的控制器电路的框图；图3是减少读取干扰的方法的流程图；图4是闪存电路的细节图；图5是具有热读取页移动到不同块的闪存电路的图；图6是具有热读取页移动到另一个不同块的闪存电路的图；图7是最后一块以用户数据关闭的图，及图8是最后一块以热读取数据关闭的图。具体实施例本专利技术实施例包括在NAND闪存中提供读取干扰处理，这种处理可以(i)减少由于热读取页导致的块刷新频率，(ii)解决完全编程与部分编程块的不同以及/或者(iii)实现为一个或多个集成电路。读取干扰现象对固态驱动器(例如SSD)以及任何其它基于NAND闪存的存储设备是一个问题。该问题当NAND闪存在诸如视频数据服务器或数据中心的特定应用中使用时出现。如果数据被频繁地读取，那么写入NAND页的某些数据变成热读取数据。热读取数据可以位于完全编程的或部分编程的NAND块中。在热读取数据所位于的页上的读取操作影响同一块中的其它页。专利技术的某些实施例在部分编程的NAND块中消除读取干扰效果。读取干扰在部分编程块上引入的影响比完全编程块上的差，尤其在多层单元NAND闪存上。热读取数据从当前的热块被移动到不同的块，并且因此在不同的块上影响读取计数。在各种实施例中，热块的识别与后续移动可以被应用在大多数基于NAND闪存的存储设备的固件中，诸如固态驱动器和/或嵌入式多媒体控制器(例如，eMMC)。参考图1，示出了装置90的示例实现的框图。装置(或电路或设备或集成电路)90实现具有非易失性存储器电路的计算机。设备90通常包含块(或电路)92，块(或电路)94以及块(或电路)100。电路94和100形成驱动器(或设备)102。电路92到102可以表示可以实现为硬件、软件、软硬件结合或其它实现形式的模块和/或块。一个或多个信号(例如，H0ST10)在电路92和电路100之间交换。主机输入/输出信号HOST1通常包括，但不限于，用于访问电路102中数据的逻辑地址构件、控制电路102的主机命令构件、从电路92到电路100传输写数据的写数据构件以及从电路100到电路92传输纠错读数据的读数据构件。一个或多个信号(例如，NVM10)在电路100和电路94之间交换。非易失性存储器输入/输出信号NVM1通常包括，但不限于，用于访问电路94中数据的物理地址构件、控制电路94的存储器命令构件(例如，读或写命令)、携带从电路100写到电路94的纠错编码的和循环冗余校验保护的写码字的写码字构件以及携带从电路94读到电路100的纠错编码的码字的读码字构件。电路92被显示为实现为主机电路。电路92是通常可操作的经电路100读和写数据到电路94以及从电路94读和写数据。当读或写时，电路92在信号HOST1中传输逻辑地址值来识别数据的哪个集合是要写入或者要从电路94读取的。地址通常跨越电路102的逻辑地址范围。逻辑地址可以通过地址访问个别的数据单元，诸如SATA (例如，串行-ATA)扇区。电路94被显示为实现一个或多个非易失性存储器电路(或设备)。根据各种实施例，电路94包含一个或多个非易失性半导体设备。电路94通常可操作在非易失性条件下存储数据。当数据从电路94中读取时，电路94访问数据集合(例如，多个位)，其中数据集合是通过信号NVM1中的地址(例如，物理地址)识别的。地址通常跨越电路94的物理地址范围。在某些实施例中，电路94可以实现为单层单元(例如，SLC)类型的电路。单层单元类型电路通常为每个存储器单元存储一位(例如，逻辑的O或I)。在其它实施例中，电路94可以实现为多层单元类型电路。多层单元类型电路能每存储器单元存储多(例如，2)位(例如，逻辑的00，01，10或11 )。在还有的其它实施例中，电路94可以实现三级单元类型电路。三级单元电路每存储器单元存储多(例如，3 )位(例如，逻辑的000，001，010，011，100，101，110或111)。也可以实现四级单元类型电路。提供的例子是基于每单元两位类型设备并且可以被应用到其它类型的非易失性存储器。电路94中的数据通常以单元的层次组织的。块是最小的擦除量子(quantum)。页是最小的写量子。码字(或读取单元或Epage或ECC-页)是最小的读和纠错量子。每一块包含整数个页。每一页包含整数个码字。电路100被显示为实现控制器电路。电路100通常可操作来控制读到电路94以及从电路94写。电路100包含解码从电路94接收的读码字的能力。结果产生的解码的数据经信号HOST1呈现给电路92并且/或者重新编码并经信号NVM1写回电路94。电路100包含实现一个或多个固态驱动器的控制器、嵌入式存储或其它适当的控制应用的一个或多个集成电路(或芯片或管芯(die))。作为解码的部分，电路100寻找存储在一个或多个内部表中的解码参数(例如，类似日志的比值)。解码参数被用来作为试图纠正码字中可能出现的任何错误的迭代式解码过程的一部分。解码参数通常为码字的每个单独位通知解码过程的可靠性。电路102被显示为实现固态驱动器。电路102通常可操作来存储由电路102产生的数据并且返回数据到电路92。根据各种实施例，电路102包含一个或多个:非易失性半导体设备，诸如NAND闪存设备，相变存储器(例如，PCM)设备，或电阻式RAM (例如，ReRAM)设备；具有一个或多个非易失性设备的固态驱动器的部分；以及任何其它易失性或非易失性存储介质。电路102通常可操作来在非易失性条件存储数据。参考图2，示出了根据本专利技术实施例的电路100的示例实现的框图。电路100通常包含块(或电路)110，块(或电路)112，块(或电路)114以及块(或电路)116。电路110到116可以表示可以实现为硬件、软件、软硬件组合或其它实现方式的模块和/或块。电路110被显示为实现为主机接口电路。电路110可操作来提供经信号HOST1与电路92的通信。其它信号可以在电路92和110之间实现来满足特定应用的标准。电路112被显示为实现为易失性存储器(例如，闪存)接口电路。电路112可操作来提供经信号NVM1与电路94的通信。其它信号可以在电路94和110之间实现来满足特定应用的标准。电路114被显示为实本文档来自技高网...
【技术保护点】
一种装置，包括：到具有多个块的NAND闪存的接口；以及处理器，配置成（i）监视从所述NAND闪存中至少一个所述块中的相应擦除开始的读取的数量，（ii）响应于读取的所述数量超过其中第一块是部分编程的第一阈值而把页从所述第一块移动到第二块；（iii）响应于读取的所述数量超过其中所述第一块是完全编程的第二阈值而把页从所述第一块移动到所述第二块，其中所述第一阈值小于所述第二阈值。
【技术特征摘要】
【专利技术属性】
技术研发人员：束南山，董智敏，许鹏，吴建刚，居颖轶，
申请(专利权)人：LSI公司，
类型：发明
国别省市：美国;US
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