一种用于实现多页尺寸转换后备缓冲器(TLB)的装置和方法。例如，根据一个实施例的方法包括：从线性地址读取第一组位和第二组位；确定该线性地址是与大页尺寸还是小页尺寸相关联；如果该线性地址与第一页尺寸相关联则使用该第一组位标识第一高速缓存集合并且如果该线性地址与第二页尺寸相关联则使用该第二组位标识第二高速缓存集合；以及如果该线性地址与第一页尺寸相关联则标识第一高速缓存通道并且如果该线性地址与第二页尺寸相关联则标识第二高速缓存通道。
【技术实现步骤摘要】
【国外来华专利技术】【专利说明】用于多页尺寸转换后备缓冲器（TLB)的装置和方法 背景 专利
本专利技术总体上涉及计算机处理器的领域。更确切地，本专利技术涉及用于多页尺寸TLB 的装置和方法。 相关技术描述 存储器寻址方案经常使用被称为分页（paging)的技术来实现虚拟存储器。当使 用分页时，虚拟地址空间（即，或者由处理器的执行单元或者由执行单元结合处理器的分 段单元生成的地址空间）被划分为固定尺寸的被称为页的块，每个块可被映射到在系统上 可用的物理地址中的任何物理地址（即，与硬件存储器位置相对应的地址）。在典型的计算 机系统中，存储器管理单元根据分页算法确定并维护用于使用一个或多个页表的从虚拟到 物理地址的当前映射。 在从处理器的执行单元接收到虚拟地址（有时还被称为线性地址（LA))时，典型 的存储器管理单元初始地使用页表将LA转换为其相应的物理地址。由于页表通常存储在 主存储器中，访问页表是非常耗时的。为了加快分页转换，某些计算机系统在转换后备缓冲 器或TLB(通常位于处理器上的更快的存储器）中存储最近使用的转换。在生成要求转换的 LA时，存储器管理单元在访问页表之前首先在TLB中搜索该转换。如果该转换存储在TLB 中，认为TLB"命中（hit) "已经发生并且TLB提供该转换。然而，如果该转换未存储在TLB 中，认为TLB"未命中（miss)"已经发生并且页表走查器（walker)被调用来访问页表并提 供该转换。 传统的TLB高速缓存具有用于每种页尺寸（PS)的单独阵列。对于英特尔架构 (IA)，所支持的页尺寸为4KB、2MB/4MB和1GB，每个页尺寸具有一个或多个专用TLB阵列。 因为每个页尺寸具有不同数量的转换和未转换LA位，设置位和标记位的形成在不同页 尺寸之间是不同的。例如，如图8所示，16集合（16-set)4KTLB阵列的设置位801将是 LA，标记位802将是LA，并且偏移位800将是LA。相比之下，针对16 集合2MTLB阵列，设置位811将是LA，标记位812将是LA，并且偏移位810 将是LA(将在逻辑上要求更大的偏移810以寻址更大的页尺寸。）。 以上描述显示出为什么实现每页尺寸单独阵列是自然的以及为什么统一TLB阵 列是重要的。统一阵列的另一个问题是如何标识在每个条目中高速缓存了哪个页尺寸。 与平均TLB利用率相比，单独阵列配置的主要问题是浪费面积和功率。例如，在许 多工作负荷中，被执行的应用使用许多4K页并且很少或没有应用使用2M页。在这种场景 下，4K阵列可能是满的并且尺寸不足，而2M阵列几乎或完全是空的。 附图简要描述 可从以下详细描述结合以下附图获得本专利技术的更好的理解，在附图中： 图1A是框图，示出根据本专利技术的各实施例的示例性有序流水线以及示例性寄存 器重命名的无序发布/执行流水线两者的框图； 图1B是示出根据本专利技术的各实施例的要包括在处理器中的有序架构核的示例性 实施例和示例性的寄存器重命名的无序发布/执行架构核的框图； 图2是根据本专利技术的各实施例的具有集成存储器控制器和图形器件的单核处理 器和多核处理器的框图； 图3示出根据本专利技术的一个实施例的系统的框图； 图4示出根据本专利技术的一个实施例的第二系统的框图； 图5示出根据本专利技术的一个实施例的第三系统的框图； 图6示出根据本专利技术的实施例的片上系统（SoC)的框图； 图7示出框图，该框图根据本专利技术的各实施例的对比使用软件指令变换器将源指 令集中的二进制指令变换成目标指令集中的二进制指令； 图8示出在本专利技术的一个实施例中使用的用于线性地址的不同尺寸； 图9示出根据本专利技术的一个实施例的系统架构； 图10A-B示出在本专利技术的一个实施例中采用的标记阵列、数据阵列和相关联的逻 辑；以及 图11示出根据本专利技术的一个实施例的方法。 详细描述 在以下描述中，为了解释的目的，列出了许多特定细节以便提供以下描述的本发 明的各实施例的透彻理解。然而，本领域普通技术人员将认识到本专利技术的各实施例可在没 有这些特定细节中的一些的情况下实践。在其他情况下，以框图的形式示出公知的结构和 设备，以便避免混淆本专利技术的各实施例的基础原理。 示例性处理器架构和数据类型图1A是示出根据本专利技术的各实施例的示例性有序流水线和示例性的寄存器重命 名的无序发布/执行流水线的框图。图1B是示出根据本专利技术的各实施例的要包括在处理 器中的有序架构核的示例性实施例和示例性的寄存器重命名的无序发布/执行架构核的 框图。图1A-B中的实线框示出了有序流水线和有序核，而可选增加的虚线框示出了寄存器 重命名的、无序发布/执行流水线和核。给定有序方面是无序方面的子集的情况下，将描述 无序方面。 在图1A中，处理器流水线100包括取出级102、长度解码级104、解码级106、分配 级108、重命名级110、调度（也称为分派或发布）级112、寄存器读取/存储器读取级114、 执行级116、写回/存储器写入级118、异常处理级122和提交级124。 图1B示出了包括耦合到执行引擎单元150的前端单元130的处理器核190,且 执行引擎单元和前端单元两者都耦合到存储器单元170。核190可以是精简指令集计算 (RISC)核、复杂指令集计算（CISC)核、超长指令字（VLIW)核或混合或替代核类型。作为又 一选项，核190可以是专用核，诸如例如网络或通信核、压缩引擎、协处理器核、通用计算图 形处理器单元（GPGPU)核、或图形核等等。 前端单元130包括親合到指令高速缓存单元134的分支预测单元132,该指令高速 缓存单元134耦合到指令转换后备缓冲器（TLB) 136,该指令转换后备缓冲器136耦合到指 令取出单元138,指令取出单元138耦合到解码单元140。解码单元140 (或解码器）可解 码指令，并生成从原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的 一个或多个微操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。解码单元 140可使用各种不同的机制来实现。合适的机制的示例包括但不限于查找表、硬件实现、可 编程逻辑阵列（PLA)、微代码只读存储器（ROM)等。一个实施例中，核190包括（例如，在解 码单元140中或以其它方式在前端单元130内的）用于存储某些宏指令的微代码的微代码 ROM或其他介质。解码单元140耦合到执行引擎单元150中的重命名/分配单元152。 执行引擎单元150包括重命名/分配器单元152,该重命名/分配器单元152耦 合至引退单元154和一个或多个调度器单元156的集合。调度器单元156表示任何数目的 不同调度器，包括预留站、中央指令窗等。这些调度器单元156耦合到物理寄存器组单元 158。每个物理寄存器组单元158表示一个或多个物理寄存器组，其中不同的物理寄存器 组存储一种或多种不同的数据类型，诸如标量整数、标量浮点、紧缩整数、紧缩浮点、向量整 数、向量浮点、状态（例如，作为要执行的下一指令的地址的指令指针）等。在一个实施例 中，物理寄存器组单元158包括向量寄存器单元、写掩码寄存器单元和标量寄存器单元。这 些寄存器单元可以提供架构向量寄存器、向量掩码寄存器、和通用寄存器。物理寄存器组单 元158与引退单元154重叠以示出可以用来实现寄本文档来自技高网...
【技术保护点】
一种方法，包括：从线性地址读取第一组位和第二组位；确定所述线性地址是与大页尺寸还是小页尺寸相关联；如果所述线性地址与第一页尺寸相关联则使用所述第一组位标识第一高速缓存集合，并且如果所述线性地址与第二页尺寸相关联则使用所述第二组位标识第二高速缓存集合；以及如果所述线性地址与第一页尺寸相关联则标识第一高速缓存通道，并且如果所述线性地址与第二页尺寸相关联则标识第二高速缓存通道。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：S·赖金，O·哈玛玛，R·S·查普尔，C·B·拉斯特，H·S·鲁，L·A·翁，G·希尔德什姆，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US
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