一种半导体器件及其制造方法技术

本发明专利技术提供一种半导体器件及其制造方法，所述方法包括：提供半导体衬底，其上形成有伪栅极结构；在伪栅极结构的两侧形成侧墙，并在侧墙两侧的半导体衬底中形成碗状凹槽；实施预非晶化注入，在半导体衬底中形成将碗状凹槽的底部包裹住的预非晶化注入区；实施应力记忆过程并退火，以在碗状凹槽下方的半导体衬底中形成所述位错；去除侧墙，在碗状凹槽中外延生长顶部高于半导体衬底表面的抬升硅层或碳硅层。根据本发明专利技术，通过在半导体衬底中形成碗状凹槽，并实施离子入射方向相对于与半导体衬底相垂直的方向具有夹角的预非晶化注入，形成将碗状凹槽的底部包裹住的预非晶化注入区，可以缩短所述位错与伪栅极结构的边缘之间的距离，进一步提升NFET的性能。

【技术实现步骤摘要】

本专利技术涉及半导体制造工艺，具体而言涉及一种提升NFET的性能的方法以及使用该方法制造的半导体器件。
技术介绍
随着半导体制造工艺节点的不断减小，如何进一步提升互补金属-氧化物半导体场效应晶体管的性能成为焦点问题。对于NFET而言，现有的做法是在将要形成源/漏区的部分中形成凹槽，在凹槽中形成顶部高于衬底表面的碳硅层，之后实施退火以在碳硅层与衬底之间朝向沟道区的界面位置形成位错。所述位错可以进一步提升碳硅层施加于NFET的沟道区的应力，而所述位错的深度以及与栅极边缘之间距离的大小直接决定所述应力的提升程度，但是，采用现有技术形成的所述位错的与栅极边缘之间的距离过大，进而影响所述位错对所述应力的提升的贡献程度。因此，需要提出一种方法，以解决上述问题。
技术实现思路
针对现有技术的不足，本专利技术提供一种半导体器件的制造方法，包括:提供半导体衬底，在所述半导体衬底上形成有伪栅极结构；在所述伪栅极结构的两侧形成侧墙，并在所述侧墙两侧的半导体衬底中形成碗状凹槽；实施预非晶化注入，在所述半导体衬底中形成将所述碗状凹槽的底部包裹住的预非晶化注入区；实施应力记忆过程并退火，以在所述碗状凹槽下方的半导体衬底中形成所述位错；去除所述侧墙，在所述碗状凹槽中外延生长顶部高于所述半导体衬底表面的抬升硅层或碳硅层；去除所述伪栅极结构，并在形成的沟槽内形成高k-金属栅极结构。进一步，所述碗状凹槽的最深处的深度小于5nm。进一步，形成所述碗状凹槽的工艺步骤包括:先采用干法蚀刻工艺对所述半导体衬底进行纵向蚀刻，以在所述半导体衬底的将要形成源/漏区的部分中形成沟槽；再采用各向同性的干法蚀刻工艺继续蚀刻所述沟槽，使所述沟槽转变为所述碗状凹槽。进一步，所述预非晶化注入的离子入射方向相对于与所述半导体衬底相垂直的方向具有夹角，所述夹角的大小取决于所述伪栅极结构的节距的大小。进一步，形成所述侧墙之前，还包括下述步骤:在所述伪栅极结构的两侧形成偏移侧墙，所述偏移侧墙由氧化物、氮化物或者二者的组合构成；实施低掺杂离子注入，以在所述半导体衬底中形成低掺杂源/漏区；执行袋状区离子注入，以在所述半导体衬底中形成将所述低掺杂源/漏区包裹住的袋状区。进一步，形成所述位错的工艺步骤包括:在所述半导体衬底上形成完全覆盖所述伪栅极结构和所述侧墙的应力材料层；执行退火工艺，形成所述位错，将所述应力材料层具有的应力通过所述位错转移到所述半导体衬底中的沟道区；去除所述应力材料层。进一步，实施所述预非晶化注入之后且实施所述应力记忆过程之前，还包括执行重掺杂离子注入的步骤，以在所述半导体衬底中形成重掺杂源/漏区。进一步，实施所述外延生长的同时，原位掺杂所述重掺杂源/漏区中的掺杂离子。进一步，所述伪栅极结构包括自下而上层叠的牺牲栅介电层和牺牲栅电极层，所述高k_金属栅极结构包括自下而上堆叠而成的界面层、高k介电层、覆盖层、阻挡层、功函数设定金属层、浸润层和金属栅极材料层。进一步，所述半导体器件为NFET。本专利技术还提供一种如上述任一方法制造的半导体器件，所述半导体器件的高k_金属栅极结构两侧的半导体衬底中形成有顶部高于所述半导体衬底表面的抬升硅层或碳娃层，所述抬升娃层或碳娃层位于所述半导体衬底中的部分的最大厚度小于5nm。根据本专利技术，通过在半导体衬底中形成碗状凹槽，并实施离子入射方向相对于与半导体衬底相垂直的方向具有夹角的预非晶化注入，在半导体衬底中形成将碗状凹槽的底部包裹住的预非晶化注入区，可以缩短后续形成的位错与伪栅极结构的边缘之间的距离，进一步提升NFET的性能。【附图说明】本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中:图1A-图1K为根据本专利技术示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图；图2为根据本专利技术示例性实施例的方法依次实施的步骤的流程图。【具体实施方式】在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。为了彻底理解本专利技术，将在下列的描述中提出详细的步骤，以便阐释本专利技术提出的提升NFET的性能的方法以及使用该方法制造的半导体器件。显然，本专利技术的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本专利技术的较佳实施例详细描述如下，然而除了这些详细描述外，本专利技术还可以具有其他实施方式。应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。下面，参照图1A-图1K和图2来描述根据本专利技术示例性实施例的方法提升NFET的性能的详细步骤。参照图1A-图1K，其中示出了根据本专利技术示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。首先，如图1A所示，提供半导体衬底100，半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI )、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底100的构成材料选用单晶硅。在半导体衬底100中形成有隔离结构101，作为示例，隔离结构101为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，在本实施例中，隔离结构为浅沟槽隔离结构。隔离结构101将半导体衬底100分为NFET区和PFET区，为了简化，图示中仅示出NFET区。半导体衬底100中还形成有各种阱(well)结构，为了简化，图示中予以省略。在半导体衬底100上形成有伪栅极结构102,作为示例,伪栅极结构102包括自下而上层叠的牺牲栅介电层102a和牺牲栅电极层102b。牺牲栅介电层102a的材料优选氧化物，例如二氧化硅。牺牲栅电极层102b的材料包括多晶硅或无定形碳，特别优选的是多晶硅。作为示例，在伪栅极结构102的两侧形成有紧靠伪栅极结构102的偏移侧墙103。偏移侧墙103由氧化物、氮化物或者二者的组合构成，在本实施例中，偏移侧墙103的构成材料为氧化物。形成偏移侧墙103的工艺过程为本领域技术人员所熟习，在此不再加以赘述。接着，如图1B所示，实施低掺杂离子注入，以在半导体衬底100中形成低掺杂源/漏区104。对于NFET区而言，低掺杂离子注入的掺杂离子可以是磷离子或者砷离子等。当低掺杂离子注入的掺杂离子为磷离子时，离子注入的能量范围为l_20keV，离子注入的剂量为1.0Xe14-L OXe15CnT2 ;当低掺杂离子注入的掺杂离子为砷离子时，离子注入的能量范围为2-35keV，离子注入的剂量为1.0Xe14-1.0Xe15cm_2。在实施低掺杂离子注入之当前第1页1 2 3 本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有伪栅极结构；在所述伪栅极结构的两侧形成侧墙，并在所述侧墙两侧的半导体衬底中形成碗状凹槽；实施预非晶化注入，在所述半导体衬底中形成将所述碗状凹槽的底部包裹住的预非晶化注入区；实施应力记忆过程并退火，以在所述碗状凹槽下方的半导体衬底中形成所述位错；去除所述侧墙，在所述碗状凹槽中外延生长顶部高于所述半导体衬底表面的抬升硅层或碳硅层；去除所述伪栅极结构，并在形成的沟槽内形成高k‑金属栅极结构。

【技术特征摘要】

【专利技术属性】
技术研发人员：李勇，居建华，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31