一种SONOS双栅闪存器件及其编程、擦除方法技术

本发明专利技术公开了一种SONOS双栅闪存器件，包括具有源漏两端的P型衬底及分别并列位于衬底上下两侧的选择栅和氮化硅层，选择栅具有至少部分叠设于氮化硅层之上的曲折形状，氮化硅层近选择栅侧的一端部具有朝向外侧的尖角状突起；利用双栅结构可有效缩小器件的关键尺寸，提高器件的集成度及单位面积存储密度，并解决阈值电压漂移问题等短沟道效应；利用SSI的编程机制，能够大大提高编程效率，降低编程功耗；通过氮化硅层端部的尖角状突起来增强电场，在利用电子的FN隧穿机制擦除时可避免高电压带来的氧化层电应力损伤，使SONOS闪存器件的可靠性更为优越。

【技术实现步骤摘要】

本专利技术涉及半导体
，更具体地，涉及一种基于SSI编程机制和FN隧穿机制的SONOS双栅闪存器件及其编程、擦除方法。
技术介绍
SONOS (Si Iicon-Oxide-Nitride-Oxi de-Si I icon,娃-氧化物-氮化物-氧化物-硅)是一种和闪存联系较为紧密的非易失性存储器。它与主流闪存的主要区别在于，其使用了氮化硅、而不是多晶硅来充当存储材料。SONOS的一个分支是SHINOS (硅-高电介质-氮化物-氧化物-硅)。SONOS允许比多晶硅闪存更低的编程电压和更高的编程-擦除循环次数，是一个较为活跃的研宄、开发热点。SONOS相对于传统浮栅晶体管闪存，有着更好的数据保持特性，氮化硅层是局域化的电荷存储单元，与传统浮栅晶体管利用导体多晶硅存储电子不同，在氧化层有少量缺陷时，不会造成全部数据的突然丢失。公开号为US5300803 A的美国专利公开了一种编程机制为SSI的非挥发存储器结构。SSI (source side inject1n)指源端注入，是一种高效率的编程机制，可以降低编程功耗。该专利的这种利用SSI为编程机制的浮栅闪存有效地提高了编程的注入效率，降低了功耗。该专利提出的这种闪存器件原本是为了解决编程机制为CHEI (channel hotelectron inject1n，沟道热电子注入)的浮栅闪存器件的低效率注入和高功耗而产生的新型结构。请参阅图1，图1是现有的利用SSI作为编程机制的浮栅闪存的原理示意图。从图1双箭头上方部分的图形中可以看到，原始的以CHEI为编程机制的浮栅闪存结构的器件为了保证高的沟道热电子产生率，必须在漏端加高的电压。同时，为了保证高的热电子注入效率，必须在栅极加高电压。横向电场随着栅极电压的升高而降低，同样的，纵向电场随着栅压的增高而增大。所以原始的以CHEI为编程机制的浮栅闪存结构的器件必须使漏端和栅极都加高电压，这带来了沟道热电子注入效率的低下以及电流功耗大。因而栅极高电压和漏端高电压成为一对矛盾。故该专利专利技术了一种分列栅闪存器件，如图1双箭头下方部分的图形所示，位于左边的栅极为控制栅，右侧的栅极为浮栅，浮栅和控制栅在空间上错开排列。浮栅加高电压，控制栅加低电压，漏端加5V的高电压。这样可以使沟道热电子的注入效率提高，并且使电流功耗降低。该专利公开的分列栅浮栅闪存结构存在的问题是:由于漏端所加电压比较高(5V)，导致漏端延伸到衬底的耗尽层宽度比较大，源端与虚拟的耗尽区很容易在高电压的情况下接触到一起，导致器件穿通和失效。这种缺陷在器件尺寸降低到亚10nm时很容易导致器件穿通和失效，这样的浮栅闪存没有办法在工艺上进行技术节点的升级和关键尺寸缩小，故必须改变该浮栅闪存器件的结构，使其能在工艺上进行技术节点的升级和关键尺寸缩小。现有的分列栅SONOS闪存也有利用SSI编程机制的例子，比如公开号为US7169668B2的美国专利。请参阅图2，图2是公开号为US7169668 B2的美国专利提出的分列栅SONOS闪存器件结构图。如图2所示，该专利公开的SONOS闪存器件利用SSI机制进行编程，对字线30加高电压(比如6到9V)，选择栅14加低的正电压(比如IV)，源端18加正电压(比如4.5V)，P型衬底12以及漏端16加OV电压。在这样的操作电压之下，横穿选择栅14之下的反型电子将会在源端电压及字线电压作用下，被氮化硅层26收集。该器件的擦除则利用带带热空穴注入，此时字线30加高的负电压(比如-6到-9V)，源端加正电压(比如4.5V)，选择栅14维持在一个小于阈值电压的数值上，P型衬底12以及漏端16则加0V。在这样的操作电压之下，P型衬底12的热空穴会被注入临近源端18的氮化硅层26中，中和掉原先存储的电子。上述公开号为US7169668 B2的美国专利中的这种擦除方式，是利用字线30和源端18之间的高电压差，产生带带隧穿空穴，并将其注入氮化硅层26。由于在字线30和源端18或衬底12之间存在高的电压差，容易导致氧化层24介电质的损伤，给器件的可靠性以及闪存数据保存带来风险。同时，我们在闪存尺寸缩小过程中会遇到阈值电压漂移的问题。如文献“ Mode I ingof Vth Shift in NAND Flash-Memory Cell Device Considering Crosstalk andShort-Channel Effects”中指出，随着闪存的关键尺寸逐渐下降到亚10nm以下的范围，短沟道效应(Short Channel Effect)也逐渐显现出来，影响到了存储器件的电学特性，使其阈值电压比长沟道时有所漂移，导致可能的读出错误。以往文献提到的双栅MOSFET是在晶体管尺寸不断缩小过程中为了对抗短沟道效应而发展出来的一种器件结构，在沟道尺寸缩减到10nm以下时因其栅控面积大，静电控制能力强，可有效地消除因尺寸小而导致的短沟道效应。又如文献“Double-GateSi Iicon-on-1nsulator Transistor with VolumeInvers1n:A New Device with Greatly Enhanced Performance”所述，双栅 MOSFET 性能卓越，能得到很大的亚阈值斜率，很大的跨导以及漏端电流。我们都知道，由于短沟道效应，在MOSFET尺寸缩短时，亚阈值斜率会变小，导致器件关不断，泄漏电流较大。利用双栅结构能有效抑制类似短沟道效应，包括热载流子效应，阈值电压漂移效应，DIBL(漏致势皇降低)效应等。综上，双栅MOSFET是未来MOSFET关键尺寸进入到亚20nm的最有力的候选器件结构之一。此夕卜，文献“AHighly Scalable 2-Bit Asymmetric Double-Gate MOSFETNonvolatile Memory”提出了一种双栅S0N0S器件，能够以双栅结构构造双位存储器，这样就能够提高S0N0S的存储密度，因为双位存储器单元可以存储4种状态，分别是“00”、“ 01”、“ 10 ”和“ 11 ”。这样整个存储器阵列的存储容量将相对单栅存储器以指数增加。本专利技术通过借鉴上述文献，对现有的S0N0S器件进行了有意义的改进，可以进一步降低擦除电压，增加器件可靠性，因而相比于现有技术有所创新。
技术实现思路
本专利技术的目的在于克服现有技术存在的上述缺陷，提供一种基于SSI编程机制和FN隧穿机制的S0N0S双栅闪存器件及其编程、擦除方法，能够有效缩小S0N0S的器件尺寸，提高SONOS闪存的编程效率，降低编程功耗。为实现上述目的，本专利技术的技术方案如下:一种SONOS双栅闪存器件，包括:P型半导体衬底，其包括位于两端的N型掺杂的源端和漏端；以及分别并列位于所述源端和漏端之间的所述衬底上下两侧的第一当前第1页1 2 3 4 本文档来自技高网...

【技术保护点】
一种SONOS双栅闪存器件，其特征在于，包括：P型半导体衬底，其包括位于两端的N型掺杂的源端和漏端；以及分别并列位于所述源端和漏端之间的所述衬底上下两侧的第一选择栅和用于储存电荷的第一氮化硅层、第二选择栅和用于储存电荷的第二氮化硅层，所述选择栅具有至少部分叠设于所述氮化硅层之上的曲折形状，所述氮化硅层近所述选择栅侧的一端部具有朝向外侧的尖角状突起，所述选择栅、氮化硅层及衬底相互之间分别具有绝缘氧化层；其中，当所述SONOS双栅闪存器件编程时，利用SSI的编程机制，通过对所述漏端施加正电压，对所述源端施加0V电压，将所述第一、第二选择栅相连短接，且都施加等于或略高于器件阈值电压的第一电压，并使所述第一、第二氮化硅层从所述漏端耦合产生高于所述第一电压的第二电压，以在所述第一、第二选择栅其下衬底区域感应出相对较薄的第一沟道电子层，在所述第一、第二氮化硅层其下衬底区域感应出相对所述第一沟道电子层较厚的第二沟道电子层，在漏端正电压的加速作用下，所述第一沟道电子层的电子被加速产生热电子，并在所述氮化硅层的电压作用下注入所述第一、第二氮化硅层完成编程；其中，当所述SONOS双栅闪存器件擦除时，通过对所述选择栅施加正的第三电压，对所述衬底及源端、漏端施加0V电压，以在所述氮化硅层和选择栅之间形成一个强电场，并通过所述氮化硅层的尖角状突起使该处电场得到增强，降低擦除时所需要的选择栅与氮化硅层之间的电势差，在此强电场作用下，使所述氮化硅层中的电子由选择栅与氮化硅层之间的氧化层通过FN隧穿机制被擦除。...

【技术特征摘要】

【专利技术属性】
技术研发人员：顾经纶，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海;31