互连结构及其制造方法技术

本发明专利技术的实施例提供了一种互连结构，其包括：衬底；位于衬底上方的第一导电部件；位于第一导电部件上方的第二导电部件；以及围绕第一导电部件和第二导电部件的介电层。第一导电部件的宽度和第二导电部件的宽度介于10nm与50nm之间。本发明专利技术的实施例还提供了一种用于制造互连结构的方法，包括(1)在介电层中形成通孔开口和线性沟槽，(2)在通孔开口中形成一维导电部件，(3)在线性沟槽的侧壁、线性沟槽的底部以及一维导电部件的顶部上方形成共形催化层，以及(4)从线性沟槽的底部和一维导电部件的顶部处去除共形催化层。

【技术实现步骤摘要】

本专利技术总体涉及半导体领域，更具体地，涉及半导体的互连结构及其形成方法。
技术介绍
在半导体技术中，能够采用包括光刻工艺、离子注入、沉积和蚀刻的多种工艺在衬 底上形成集成电路图案。使用镶嵌工艺形成包括垂直互连通孔和水平互连金属线的多层铜 互连件。在镶嵌工艺期间，在介电材料层中形成沟槽，铜或钨填充到沟槽中，随后采用化学 机械抛光（CMP)工艺来去除介电材料层上的多余金属并平坦化顶面。 在半导体器件中，将铜作为导电互连材料占有优势，因为铜提供了低电阻率和高 热导率。通常采用镶嵌处理技术形成铜互连结构。随着集成电路（1C)的临界尺寸继续缩 小，铜基互连结构的性能在制造、器件性能和可靠性方面面临着的挑战。
技术实现思路
根据本专利技术的一实施例，提供了一种互连结构，包括：衬底；第一导电部件，位于 衬底上方，第一导电部件包括具有一维导电特性的材料；第二导电部件，位于第一导电部件 上方，第二导电部件包括具有二维导电特性的材料；以及介电层，围绕第一导电部件和第二 导电部件，其中，第一导电部件的宽度和第二导电部件的宽度介于约l〇nm至约50nm的范围 中。 根据本专利技术的一实施例，提供了一种集成电路结构，包括：衬底；一维导电部件， 包括位于衬底上方的碳纳米管；第一介电层，围绕一维导电部件；二维导电部件，包括位于 衬底上方的石墨片；以及第二介电层，围绕二维导电部件，其中，一维导电部件的纵宽比和 二维导电部件的纵宽比介于约4至约10的范围中。 根据本专利技术的一实施例，提供了一种用于制造互连结构的方法，包括：在介电层中 形成通孔开口和线性沟槽，其中，通孔开口的宽度和线性沟槽的宽度介于约l〇nm至约50nm 的范围中；在通孔开口中形成一维导电部件；在线性沟槽的侧壁的上方、线性沟槽的底部 的上方以及一维导电部件的顶部的上方形成共形催化层；从线性沟槽的底部和一维导电部 件的顶部处去除共形催化层；以及在线性沟槽中形成二维导电部件。【附图说明】 当结合附图进行阅读时，通过以下详细的描述，可以最好地理解本专利技术的各方面。 应该强调的是，根据工业中的标准实践，没有按比例绘制各个部件。实际上，为清楚的讨论， 可任意增大或减小多个部件的尺寸。 图1为根据本专利技术的一些实施例的互连结构的截面图。 图2为根据本专利技术的一些实施例的互连结构的截面图。 图3为根据本专利技术的一些实施例的互连结构的截面图。 图4为根据本专利技术的一些实施例的互连结构的截面图。 图5为根据本专利技术的一些实施例的如图4中互连结构所示的虚线所包围的放大部 分的立体图。 图6至图12为用于根据本专利技术的一些实施例的制造互连结构的若干操作的局部 视图。【具体实施方式】 以下专利技术提供了很多不同的实施例或实例，用于实现所提供主题的不同特征。下 面将描述组件和布置的特定实例以简化本专利技术。当然，这些仅仅是实例且不旨在限制本发 明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件 直接接触的实施例，也可以包括其他部件可以形成在第一部件和第二部件之间使得第一部 件和第二部件不直接接触的实施例。另外，本专利技术可以在多个实例中重复参考符号和/或 字符。这种重复用于简化和清楚，并且其本身不表示所述多个实施例和/或配置之间的关 系。此外，在此可使用诸如"在…之下"、"在…下面"、"下面的"、"在…上面"、以及"上 面的"等的空间关系术语，以容易的描述如图中所示的一个元件或部件与另一元件（多个 元件）或部件（多个部件）的关系。除了图中所示的方位之外，空间关系术语旨在包括使 用或操作中的装置的各种不同方位。装置可以以其他方式定位（旋转90度或者在其他方 位），并且通过在此使用的空间关系描述符进行相应的解释。 随着集成电路（1C)制造发展到先进的技术节点，所以，1C特征尺寸按比例缩小至 更小的尺寸。例如，线性沟槽或通孔尺寸变得越来越小。因此，铜互连结构的间隙填充能力 受到限制且间隙填充质量受到挑战。例如，当互连结构的线宽发展至小于50nm时，在沟槽 或通孔开口附近聚积的阻挡层或晶种层材料阻塞了随后要填充铜的沟道。阻塞的开口可能 导致在电化学镀铜材料之后形成空隙。 除了间隙填充能力之外，电迀移（EM)是另一种易于在较小尺寸的铜基互连结构 中发生的现象。EM是由于导电电子与扩散的金属原子之间的动量传递引起导体中的离子 的渐进移动而导致的材料迀移。EM降低集成电路的可靠性，并最终可导致半导体器件的劣 化或失效。例如，在铜互连体中由EM导致的缝隙和空隙提高了互连结构的电阻。为了防止 EM发生而将电流密度限制在约106A/cm2,但这又恶化了铜互连结构的可靠性。 由于与尺寸相关的散射效应，提高了铜的电阻率。例如，三维导电通路（即，电荷 载流子能够在铜互连体的任意方向上自由移动）受到晶界和表面反向散射，因此具有更短 的电荷载流子的平均自由通路。设置在铜互连体和接触区域之间的阻挡层在微电子制造领 域是公知的，其用于在微电子制造过程中抑制含铜材料的相互扩散。使用这种阻挡材料通 常使互连结构的电气性能打折扣。 因此，互连材料对于进一步改进具有所需性能和可靠性的互连结构是一个瓶颈。 本专利技术的一些实施例提供了一种在微电子器件的互连结构中自我选择、由下而上生长碳基 材料的方法。通过在与具有二维导电特性（conductionfeature)的另一表面相平行的表 面上形成催化层来实现碳基材料的自我选择、由下而上的生长。本专利技术的一些实施例提供 了一种碳基互连结构，该结构具有衬底、位于衬底上方且由具有一维导电特性的材料制成 的第一导电部件（conductivefeature)、位于第一导电部件上方且由具有二维导电特性的 材料制成的第二导电部件以及围绕第一导电部件和第二导电部件的介电层。 在本专利技术中描述的碳基解决了尺寸减小的沟槽和通孔的 间隙填充问题，因为在一些实施例中，自我选择、由下而上的生长并不需要沉积晶种层和/ 或阻挡层。在其它实施例中，取代电化学镀操作的化学汽相沉积（CVD)被用于生长一维导 电部件和二维导电部件。 在本专利技术中描述的碳基还解决了碳基材料中由于一维和 二维载流子传输机制而导致的EM问题。在本文描述的碳基互连结构中允许电流密度的上 限值（例如，高于l〇9A/cm2)更高。在一些实施例中，本文描述的一维和二维导电通路中更 低的载流子散射取代了三维导电通路中严重的载流子散射问题，因此为载流子形成了更长 的平均自由通路。通过缓解EM和载流子散射问题，能够抑制碳基互连结构的电阻率。 此外，碳基互连结构提供了优于铜互连件不止一个数量级的热导率。例如，碳纳米 管（CNT)或石墨片（GS)的热导率处于约3000WAmK)至约5000WAmK)的范围内，而铜的热 导率为约400WAmK)。 如图1中所示，互连结构10包括衬底100、位于衬底100上方并由具有一维导电 特性的材料组成的第一导电部件101。第二导电部件102位于第一导电部件101上方并由 具有二维导电特性的材料组成。围绕第一导电部件101和第二导电部件102的介电层105 设置在衬底100上方。在一些实施例中，互连结构10进一步包括第三导电部件103,第三 导电部件103电连接至第一导电部件101并被介电层105围绕。互连结构10包括多层互本文档来自技高网...

【技术保护点】
一种互连结构，包括：衬底；第一导电部件，位于所述衬底上方，所述第一导电部件包括具有一维导电特性的材料；第二导电部件，位于所述第一导电部件上方，所述第二导电部件包括具有二维导电特性的材料；以及介电层，围绕所述第一导电部件和所述第二导电部件，其中，所述第一导电部件的宽度和所述第二导电部件的宽度介于约10nm至约50nm的范围中。

【技术特征摘要】
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【专利技术属性】
技术研发人员：杨士亿，田希文，李明翰，李香寰，眭晓林，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71