本发明专利技术公开了一种模拟量输入式合并单元的相位误差测试装置，包括：功率源、网卡、FPGA芯片、SAR ADC和CPU，所述功率源分别连接待测合并单元、所述SAR ADC和所述CPU，所述网卡分别连接所述待测合并单元和所述FPGA芯片，所述FPGA芯片还分别连接所述CPU和所述SAR ADC，所述SAR ADC也连接所述CPU。本发明专利技术还公开了一种模拟量输入式合并单元的相位误差测试方法。本发明专利技术能够在不改变现场接线结构的方式下完成测试，不需要停电测试，测试结构稳定可靠。
【技术实现步骤摘要】
本专利技术涉及智能变电站
，尤其涉及一种。
技术介绍
合并单元作为在过程层中的智能装置，是整个数字化变电站的数据源头，它的精度、可靠性、稳定性对数字化变电站的运行起到了非常重要的作用。原有的合并单元现场测试方法需要断开模拟量输入和同步信号，将检测装置接入构成一个测试回路，改变了现场的接线结构，必须停电测试，严重影响了测试工作的开展。
技术实现思路
本专利技术所要解决的技术问题在于，提供一种，能够在不改变现场接线结构的方式下完成测试，不需要停电测试，测试结构稳定可靠。为了解决上述技术问题，本专利技术提供了一种模拟量输入式合并单元的相位误差测试装置，包括:功率源、网卡、FPGA芯片、SAR ADC和CPU，所述功率源分别连接待测合并单元、所述SAR ADC和所述CPU，所述网卡分别连接所述待测合并单元和所述FPGA芯片，所述FPGA芯片还分别连接所述CPU和所述SAR ADC,所述SAR ADC也连接所述CPU ；其中，所述功率源用于向所述待测合并单元和所述SAR ADC发送模拟量；所述待测合并单元用于将接收到的模拟量转换为数字报文，并通过所述网卡、FPGA芯片转发至CPU ;所述FPGA芯片用于对接收的数字报文解码，并向所述SAR ADC发送采样脉冲信号，从而实现同步采样；所述SAR ADC用于根据所述采样脉冲信号对所述模拟量进行采样和模数转换，获得A/D报文，并发送至CPU ;所述CPU用于根据FPGA芯片发送的数字报文和SAR ADC发送的A/D报文计算得到待测合并单元的相位误差。进一步，所述FPGA芯片具体用于对所述数字报文解码，当查找到待测合并单元在一秒钟内发送的第一个数字报文时，获取当前数字报文的时标；以及向所述SAR ADC发送带有所述时标的第一个采样脉冲信号，并以数字报文的采样间隔平均值作为A/D采样间隔发送后续的采样脉冲，从而实现同步采样。进一步，所述CPU包括:傅里叶变换模块，用于对FPGA芯片发送的数字报文进行傅里叶变换，获取数字报文相位值；对SAR ADC发送的A/D报文进行傅里叶变换，获取A/D报文相位值；总延迟时间计算模块，用于计算A/D采样时间比模拟量输出时间的总延迟时间，其中，总延迟时间=额定延时+传输延时+A/D采样延时，式中，额定延时表示待测合并单元传输数字报文的时刻与模拟量实际采样时刻的差值，传输延时表示从待测合并单元发送数字报文，到FPGA芯片解码获取所述第一个数字报文时的延迟，A/D采样延时表示SAR ADC的米样延时；标准相位差值转换模块，用于将所述总延迟时间转换为标准相位差值，其中，标准相位差值=总延迟时间*(A/D计算频率)/1000000*360 ；相位误差计算模块，用于根据所述数字报文相位值、所述A/D报文相位值和所述标准相位差值计算得到待测合并单元相位误差，其中，待测合并单元相位误差=A/D报文相位值-标准相位差值-数字报文相位值。本专利技术还提供了一种模拟量输入式合并单元的相位误差测试方法，包括:功率源向待测合并单元和SAR ADC发送模拟量；待测合并单元将接收到的模拟量转换为数字报文，并通过网卡、FPGA芯片转发至CPU ；FPGA芯片对接收的数字报文解码，并向所述SAR ADC发送采样脉冲信号，从而实现同步采样；SAR ADC根据所述采样脉冲信号对所述模拟量进行采样和模数转换，获得A/D报文，并发送至CPU ；CPU根据FPGA芯片发送的数字报文和SAR ADC发送的A/D报文计算得到待测合并单元的相位误差。进一步的，所述FPGA芯片对所述数字报文解码，向所述SAR ADC发送采样脉冲信号，从而实现同步采样，具体包括:FPGA芯片对所述数字报文解码，当查找到待测合并单元在一秒钟内发送的第一个数字报文时，获取当前数字报文的时标；FPGA芯片向所述SAR ADC发送带有所述时标的第一个采样脉冲信号，并以数字报文的采样间隔平均值作为A/D采样间隔发送后续的采样脉冲，从而实现同步采样。进一步的，所述CPU根据FPGA芯片发送的数字报文和SAR ADC发送的A/D报文计算得到待测合并单元的相位误差，具体包括:CPU对FPGA芯片发送的数字报文进行傅里叶变换，获取数字报文相位值；CPU对SAR ADC发送的A/D报文进行傅里叶变换，获取A/D报文相位值；计算A/D采样时间比模拟量输出时间的总延迟时间，其中，总延迟时间=额定延时+传输延时+A/D采样延时，式中，额定延时表示待测合并单元传输数字报文的时刻与模拟量实际采样时刻的差值，传输延时表示从待测合并单元发送数字报文，到FPGA芯片解码获取所述第一个数字报文时的延迟，A/D采样延时表示SAR ADC的采样延时；将所述总延迟时间转换为标准相位差值，其中，标准相位差值=总延迟时间* (A/D计算频率)/1000000*360 ；根据所述数字报文相位值、所述A/D报文相位值和所述标准相位差值计算得到待测合并单元相位误差，其中，待测合并单元相位误差=A/D报文相位值-标准相位差值-数字报文相位值。实施本专利技术，具有如下有益效果:通过本专利技术实现了模拟量输入合并单元在非同步条件下相位误差的测试，能够在不改变现场接线结构的方式下完成测试，不需要停电测试，测试结构稳定可靠，由硬件造成的相位值抖动误差在2分以内，提高了智能变电站检修水平。【附图说明】为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1是本专利技术提供的模拟量输入式合并单元的相位误差测试装置的一个实施例的结构示意图。【具体实施方式】下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。图1是本专利技术提供的模拟量输入式合并单元的相位误差测试装置的一个实施例的结构示意图，包括:功率源、网卡、FPGA芯片、SAR ADC(逐次逼近模数转换器)和CPU，功率源分别连接待测合并单元、SAR ADC和CPU，网卡分别连接待测合并单元和FPGA芯片，FPGA芯片还分别连接CPU和SAR ADC, SAR ADC也连接CPU。功率源用于向待测合并单元和SAR ADC发送模拟量。其中，功率源也可以是现场真是负荷，功率源的精度对整个测试的准确度没有影响，模拟量具体是电压、电流模拟信号。待测合并单元用于将接收到的模拟量转换为数字报文，并通过网卡、FPGA芯片转发至CPU。其中，数字报文具体是IEC61850-9-2数字报文。待测合并单元发送IEC61850-9-2数字报文每秒钟(以合并单元内部的时钟为基准)发送4000个，报文序号从O到3999。报文中包含数字报文传输时刻与模拟量实际采样时刻相差称作额定延时，这个延迟时间是一个常数，值为N倍的采样间隔时间(N= 1，2，3...)。一般情况下，该常数为500，表示数字量传输时刻与模拟量实际米样时刻相差500us。FPGA芯本文档来自技高网...
【技术保护点】
一种模拟量输入式合并单元的相位误差测试装置，其特征在于，包括：功率源、网卡、FPGA芯片、SAR ADC和CPU，所述功率源分别连接待测合并单元、所述SAR ADC和所述CPU，所述网卡分别连接所述待测合并单元和所述FPGA芯片，所述FPGA芯片还分别连接所述CPU和所述SAR ADC，所述SAR ADC也连接所述CPU；其中，所述功率源用于向所述待测合并单元和所述SAR ADC发送模拟量；所述待测合并单元用于将接收到的模拟量转换为数字报文，并通过所述网卡、FPGA芯片转发至CPU；所述FPGA芯片用于对接收的数字报文解码，并向所述SAR ADC发送采样脉冲信号，从而实现同步采样；所述SAR ADC用于根据所述采样脉冲信号对所述模拟量进行采样和模数转换，获得A/D报文，并发送至CPU；所述CPU用于根据FPGA芯片发送的数字报文和SAR ADC发送的A/D报文计算得到待测合并单元的相位误差。
【技术特征摘要】
【专利技术属性】
技术研发人员：赵双双，陈铭明，卢树峰，杨世海，戴太文，徐敏锐，李志新，陈刚，陈晶，李涛，
申请(专利权)人：国家电网公司，江苏省电力公司，江苏省电力公司电力科学研究院，福建亿榕信息技术有限公司，
类型：发明
国别省市：江苏;32
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