半导体器件、半导体晶片及半导体器件的制造方法技术

一种半导体器件，包括：半导体衬底，具有芯片区、位于芯片区外缘的划片区、以及在平面图中位于划片区中并且位于半导体衬底的边缘附近的焊盘区；下布线层，形成在半导体衬底上方，包括第一导电图案和多个第二导电图案，每个第二导电图案布置在焊盘区内，其中，第一导电图案沿着焊盘区的外周布置，多个第二导电图案布置在焊盘区的内部区域中，并且第一导电图案和多个第二导电图案彼此电隔离；绝缘膜，形成在下布线层上方；以及上布线层，形成在绝缘膜上方，包括在平面图中与第一导电图案和第二导电图案重叠的第三导电图案，第三导电图案电连接至第一导电图案。本发明专利技术能够在半导体衬底中抑制裂纹的形成。

【技术实现步骤摘要】
【专利说明】本申请是申请号为201210342242.X、申请日为2012年9月14日、专利技术名称为“”的专利技术专利申请的分案申请。
在下文中将要描述的实施例涉及一种沿划片线(scribe line)切割的半导体器件、具有设置在划片线中的焊盘的半导体器件和晶片及半导体器件的制造方法。
技术介绍
在半导体晶片的划片线中，设置有用于工艺监控的多个焊盘(接触焊盘)。因此，当沿划片线切割半导体晶片时，可能会有由于焊盘断裂而形成毛刺的情况。为了减少这种毛刺的发生，提出一种形成互连上焊盘和下焊盘的通路塞(via-plug)的结构，使得在每个焊盘的四个角中的每一个处只有一个通路塞。此外，提出一种包括至少三个布线层的结构，其中利用除了最下面的布线层之外的其他两个布线层形成焊盘。此外，为了延长切割刀片的寿命，提出一种在用于电极形成的整个区域上方只形成顶层布线层的焊盘、而除了形成在顶层布线层中的那些焊盘之外的焊盘只形成在用于电极形成的区域的四个角处的结构。专利文献1:日本特许专利公开号2008-34783专利文献2:日本特许专利公开号2007-173752专利文献3:日本特许专利公开号2002-190456专利文献4:日本特许专利公开号2005-158832随着布线层的数量增加，设置在划片线中的焊盘的数量也因此增加。当焊盘的数量增加时，增加了在切割时形成裂纹以及因此形成的裂纹从划片线向形成器件的区域延伸的机会。这时，当划片线的宽度变窄时，可能会出现裂纹到达封闭环内的区域并对电子电路的操作产生不利影响(adversary effect)的情况。因此，需要一种即使当划片线的宽度变窄且布线层的数量增加时，也能够抑制裂纹形成的半导体器件及其制造方法。
技术实现思路
在一个方面，提供一种半导体器件，包括:半导体衬底，所述半导体衬底具有划片区和芯片区；多个布线层，形成在所述半导体晶片上方；通路层，插在所述多个布线层之间；导电薄膜，分别形成在所述多个布线层中；以及通路塞，设置在所述通路层中，使得所述通路塞将分别位于所述通路层的上方和下方的所述布线层的导电薄膜彼此连接，其中所述划片区沿所述半导体衬底的边缘位于所述芯片区的外缘，所述划片区包括位于所述边缘附近的焊盘区，在从垂直于所述衬底而看到的平面图中，所述焊盘区与所述多个布线层的导电薄膜重叠，所述多个布线层包括第一布线层和第二布线层，在从垂直于所述衬底而看到的平面图中，所述第一布线层的导电薄膜包括形成在所述焊盘区的整个表面上方的第一导电图案，以及在从垂直于所述衬底而看到的平面图中，所述第二布线层的所述导电薄膜包括形成在一部分焊盘区中的第二导电图案。根据本专利技术的另一个方案，提供了一种半导体器件，包括:半导体衬底，所述半导体衬底具有芯片区、位于所述芯片区外缘的划片区、以及在平面图中位于所述划片区中并且位于所述半导体衬底的边缘附近的焊盘区；下布线层，形成在所述半导体衬底上方，包括第一导电图案和多个第二导电图案，每个所述第二导电图案布置在所述焊盘区内，其中，所述第一导电图案沿着所述焊盘区的外周布置，所述多个第二导电图案布置在所述焊盘区的内部区域中，并且所述第一导电图案和所述多个第二导电图案彼此电隔离；绝缘膜，形成在所述下布线层上方；以及上布线层，形成在所述绝缘膜上方，包括在平面图中与所述第一导电图案和所述第二导电图案重叠的第三导电图案，所述第三导电图案电连接至所述第一导电图案。根据本实施例，能够在切割时降低构成导电图案的金属材料的韧性(ductility)对用于切割的切割刀片降低的不利影响。这样，就能够在半导体衬底中抑制裂纹的形成。【附图说明】图1A是在切割以形成第一实施例的半导体器件之前半导体晶片的平面图，而图1B是表示图1A的半导体晶片的芯片区和划片线的放大的平面图；图2A和图2B是分别表示在切割以形成第一实施例的半导体器件之前第一布线层和第二布线层的布线图案的平面图；图3A是表示在切割以形成第一实施例的半导体器件之前在第三布线层和第四布线层的划片线中的布线图案的平面图，而图3B是表示在切割以形成第一实施例的半导体器件之前在第五布线层的划片线中的布线图案的平面图；图4是表示在切割以形成第一实施例的半导体器件之前焊盘附近的剖面图；图5A是第一实施例的半导体器件的平面图，图5B是表示第一实施例的半导体器件的焊盘区附近的平面图，而图5C是表示低于顶层布线层的布线层的焊盘区的横剖面图；图6是表示根据比较例的半导体器件的焊盘区的剖面图；图7A是表示在切割以形成比较例的半导体器件之前划片线和切割刀片的平面图，图7B是沿图7A的平面图中所示的虚线7B-7B的剖面图，而图7C是表示切割刀片的旋转速度或馈送速度(feeding speed)与位置之间的关系的图；图8A是在切割以形成第一实施例的半导体器件之前划片线和切割刀片的平面图，图8B是表示在切割以形成第一实施例的半导体器件之前划片线和低于顶层布线层的布线层的横剖面图，图8C是沿图8A和图8B中所示的虚线8C-8C的剖面图，而图8D是表示切割刀片的旋转速度或馈送速度与位置之间的关系的图；图9A是表示比较例的半导体器件的与导电图案的图案数据对应的图案和形成在焊盘区内的布线图案的平面图，而图9B是表示第一实施例的半导体器件的与导电图案的图案数据对应的图案和形成在焊盘区内的布线图案的平面图；图1OA是表示在切割以形成根据第二实施例的半导体器件之前焊盘附近的剖面图，而图1OB是表示在第二实施例的半导体器件中形成第二层布线层的阶段的剖面图；图1lA是表示在切割以形成根据第三实施例的半导体器件之前顶层焊盘的平面图，图1lB是在切割第三实施例的半导体器件之前的状态下在低于顶层布线层的布线层中焊盘区内的导电图案的横剖面图，以及图1lC是沿图1lA和图1lB中所示的虚线11C-11C的半导体器件的剖面图；图12A是表示在切割以形成参考的半导体器件之前焊盘区的布局的平面图，而图12B和图12C是分别表示在切割以形成第三实施例的半导体器件之前焊盘区的布局的平面图；图13是表示在切割以形成根据第三实施例的改型的半导体器件之前在低于顶层布线层的布线层中焊盘区内的导电图案的横剖面图；图14A是根据图13的改型的半导体器件的平面图，图14B是表示该改型的半导体器件的焊盘区附近的平面图，而图14C是表示低于顶层布线层的布线层的焊盘区的横剖面图；图15A是表示在切割以形成根据第四实施例的半导体器件之前顶层焊盘的平面图，图15B是在切割以形成第四实施例的半导体器件的之前的状态下在低于顶层布线层的布线层中焊盘区内的导电图案的横剖面图，以及图15C是沿图15A和图15B中所示的虚线14C-14C的半导体器件的剖面图；图16A是第四实施例的半导体器件的平面图，图16B是表示第四实施例的半导体器件的焊盘区附近的平面图，而图16C是表示低于顶层布线层的布线层的焊盘区的横剖面图；图17A是表示第四实施例的半导体器件的另一个焊盘区的平面图，而图17B是对应于图17A的低于顶层布线层的布线层的焊盘区的横剖面图；图18A是表示在切割以形成根据第五实施例的半导体器件之前顶层焊盘的平面图，图18B是在切割以形成第五实施例的半导体器件之前的状态下在低于顶层布线层的布线层中焊盘区内的导电图案的横剖面图，本文档来自技高网...

【技术保护点】
一种半导体器件，包括：半导体衬底，所述半导体衬底具有芯片区、位于所述芯片区外缘的划片区、以及在平面图中位于所述划片区中并且位于所述半导体衬底的边缘附近的焊盘区；下布线层，形成在所述半导体衬底上方，包括第一导电图案和多个第二导电图案，每个所述第二导电图案布置在所述焊盘区内，其中，所述第一导电图案沿着所述焊盘区的外周布置，所述多个第二导电图案布置在所述焊盘区的内部区域中，并且所述第一导电图案和所述多个第二导电图案彼此电隔离；绝缘膜，形成在所述下布线层上方；以及上布线层，形成在所述绝缘膜上方，包括在平面图中与所述第一导电图案和所述第二导电图案重叠的第三导电图案，所述第三导电图案电连接至所述第一导电图案。

【技术特征摘要】
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【专利技术属性】
技术研发人员：吉泽和隆，江间泰示，森木拓也，
申请(专利权)人：富士通半导体股份有限公司，
类型：发明
国别省市：日本;JP