本实用新型专利技术公开了一种基于周期测量法的CPLD频率计，包括单片机和CPLD控制器，单片机通过SPI串行通信接口与CPLD控制器实现电连接；可控计数器单元的计数使能端为被测信号输入端，可控计数器单元的计数时钟端与可控分频单元的信号输出端相连接，可控分频单元的信号输入端与CPLD控制器内部工作时钟信号端相连接，可控分频单元的分频系数控制端与串并转换单元的输出端相连接，串并转换单元的输入端与所述从设备数据输入线SDI相连接，可控计数器单元的计数输出端与并串转换单元的输入端相连接，并串转换单元的输出端与从设备数据输出线SDO相连接。本实用新型专利技术具有系统工作稳定性强，测量精度高，并且设计难度小，调试容易的优点。
【技术实现步骤摘要】
本技术涉及一种基于周期测量法实现的数字频率计，具体是一种采用CPLD控制器进行频率计数的频率计，属于测控
技术介绍
在电子工程、资源勘探、仪器仪表等相关应用中，频率测量使用非常普遍，数字频率计也是工程技术人员必不可少的测量工具。数字频率计的测量原理通常分为两种:测频法和测周期法。测频法就是在确定的闸门时间Tg内，记录被测信号的变化周期数(或脉冲个数)Nx，则被测信号的频率为:fx =Nx/Tgo测周期法需要有标准信号的频率fs，在待测信号的一个周期Tx内，记录标准频率的周期数Ns，则被测信号的频率为:fx = fs/Ns。这两种方法的计数值会产生±1个字误差，并且测试精度与计数器中记录的数值Nx或Ns有关。为了保证测试精度，一般对于低频信号采用测周期法，对于高频信号采用测频法。无论是基于哪种测量原理实现测量，现有技术中数字频率计的设计通常存在两种不同的技术方案:以单片机为核心芯片进行测量，或者以可编程逻辑器件为核心进行测量。以为单片机为核心进行测量，由于单片机在逻辑运算、智能控制方面，具有较好的特性，因此系统软硬件设计都较简单，调试容易，但是由于单片机工作可靠性低，某些情况下瞬间的复位也会造成严重后果，因此系统测量稳定性不高，测量精度的提高受限。目前，采用较多的方案还是以可编程逻辑器件，也就是CPLD或者FPGA为控制核心实现测量，这种方式虽然系统工作稳定性高，测量精度高，但是采用CPLD进行测控也存在弊端:主要是CPLD在智能控制方面不够灵活，这就导致CPLD内部逻辑设计复杂度高，除了需要设计常规的计数单元外还需要设计测频控制模块，锁存器，显示译码等模块，特别是对测频控制模块的设计要求较高，因此增大了设计难度。
技术实现思路
针对现有技术存在的上述不足，本技术的目的是:怎样提供一种系统工作稳定性强，测量精度高，并且设计难度小，调试容易的基于周期测量法的CPLD频率计。为了实现上述目的，本技术采用了以下的技术方案。一种基于周期测量法的CPLD频率计，其特征在于:包括单片机和CPLD控制器，所述单片机通过SPI串行通信接口与CPLD控制器实现电连接:单片机的第一输入输出口与CPLD控制器的第一输入输出口相连接，连接线记为从设备数据输入线SDI ;单片机的第二输入输出口与CPLD控制器的第二输入输出口相连接，连接线记为从设备数据输出线SDO ；单片机的第三输入输出口与CPLD控制器的第三输入输出口相连接，连接线记为时钟信号线SCLK ;单片机的第四输入输出口与CPLD控制器的第四输入输出口相连接，连接线记为从设备使能信号线CS ;所述CPLD控制器包括可控计数器单元，可控分频单元，并串转换单元和串并转换单元;所述可控计数器单元的计数使能端为被测信号输入端；所述可控计数器单元的计数时钟端与可控分频单元的信号输出端相连接，可控分频单元的信号输入端与CPLD控制器内部工作时钟信号端相连接；可控分频单元的分频系数控制端与串并转换单元的输出端相连接，串并转换单元的输入端与所述从设备数据输入线SDI相连接；所述可控计数器单元的计数输出端与并串转换单元的输入端相连接，并串转换单元的输出端与从设备数据输出线SDO相连接。进一步的，所述CPLD控制器为EPM7032S芯片。相比现有技术，本技术具有如下优点:本技术中，单片机和CPLD控制器之间采用SPI串行通信接口进行电连接，实现了单片机和CPLD控制器之间的通信，单片机作为主设备可以通过从设备数据输入线SDI向CPLD控制器的内部可控分频单元的分频系数控制端发送分频系数控制信号(当然是在CPLD控制器内部串并转换单元转换后)，CPLD内部可控分频单元以CPLD控制器内部工作时钟信号为分频对象得到合适频率的标准信号，该标准信号作为可控计数器单元的计数时钟信号，而被测信号则作为可控计数器单元的计数使能端信号，那么若标准信号的频率fs，在被测信号的一个周期Tx内，可控计数单元记录标准信号的周期数Ns，则被测信号的频率为:fx = fs/Ns，综上所述，内部计数测量由CPLD利用其丰富的内部数字逻辑资源实现，由于是纯数字电路硬件实现，工作状况稳定，CPLD内部计数单元的计数输出则经内部并串转换单元转换为串行信号后通过从设备数据输出线SDO传输至单片机，单片机将数据转换为用于显示屏显示的频率值，这就又充分利用了单片机在智能运算方面的优势；因此与现有技术中以单一的CPLD或者FPGA为控制核心实现测量，内部逻辑设计复杂，调试困难的现状相比，本技术具有设计难度小，调试容易的优点；而与现有技术中采用单一的单片机作为核心进行测量，由于单片机系统本身特性决定了系统工作稳定性相对纯硬件电路差的状况相比，本技术具有系统工作稳定性强，测量精度高的优点。【附图说明】图1为本技术的电路结构图；【具体实施方式】下面结合附图和【具体实施方式】对本技术作进一步详细说明。单片机控制系统在测量领域有着广泛的应用，由于本技术是基于单片机控制系统这一传统硬件构架进行改进实现其技术目的的，因此首先简单阐述单片机控制系统的基本工作原理以及其在测量等应用领域的局限性。单片机控制系统的核心部分是以单片机芯片的最小系统，也即是包括单片机、时钟电路和复位电路三部分，单片机通常具有16个输入输出端口管脚，在硬件设计上通常最小系统会与大量数字芯片相配合实现各种功能，这种硬件构架往往存在测量精度低，稳定性差，并且使用大量数字芯片实现某些单片机不容易实现的功能，因此PCB板的面积和布线难度都会增大，并且设计可靠性和设计效率都会受到限制。如图1所示，本技术一种基于周期测量法的CPLD频率计采用如下硬件构架:本技术频率计包括:单片机和CPLD控制器，单片机通过SPI串行通信接口与CPLD控制器实现电连接。实现上述通信连接的基础是:单片机作为一种智能控制芯片可以模拟SPI控制时序，今而实现单片机SPI总线向CPLD控制器发送数据和命令来控制CPLD内部数字逻辑单元，具体电路连接关系是:单片机的第一输入输出口与CPLD控制器的第一输入输出口相连接，连接线记为从设备数据输入线SDI ;单片机的第二输入输出口与CPLD控制器的第二输入输出口相连接，连接线记为从设备数据输出线SDO ;单片机的第三输入输出口与CPLD控制器的第三输入输出口相连接，连接线记为时钟信号线SCLK ;单片机的第四输入输出口与CPLD控制器的第四输入输出口相连接，连接线记为从设备使能信号线CS。总之单片机的四个输入输出口与CPLD控制器的四个输入输出口分别对应相连接，由单片机产生SPI工作时序实现单片机与CPLD控制器之间的SPI通信接口，从而完成两者之间数据的传输。具体的单片机可选用MCS51系列，CPLD控制器可采用EPM7032S型CPLD控制器实现。而CPLD控制器内部数字逻辑电路的电路连接关系是:CPLD控制器包括可控计数器单元，可控分频单元，并串转换单元和串并转换单元；可控计数器单元具有计数使能端，计数时钟端和计数输出端。可控计数器单元的计数使能端为被测信号输入端；可当前第1页1 2 本文档来自技高网...
【技术保护点】
一种基于周期测量法的CPLD频率计，其特征在于：包括单片机和CPLD控制器，所述单片机通过SPI串行通信接口与CPLD控制器实现电连接：单片机的第一输入输出口与CPLD控制器的第一输入输出口相连接，连接线记为从设备数据输入线SDI；单片机的第二输入输出口与CPLD控制器的第二输入输出口相连接，连接线记为从设备数据输出线SDO；单片机的第三输入输出口与CPLD控制器的第三输入输出口相连接，连接线记为时钟信号线SCLK；单片机的第四输入输出口与CPLD控制器的第四输入输出口相连接，连接线记为从设备使能信号线CS；所述CPLD控制器包括可控计数器单元，可控分频单元，并串转换单元和串并转换单元；所述可控计数器单元的计数使能端为被测信号输入端；所述可控计数器单元的计数时钟端与可控分频单元的信号输出端相连接，可控分频单元的信号输入端与CPLD控制器内部工作时钟信号端相连接；可控分频单元的分频系数控制端与串并转换单元的输出端相连接，串并转换单元的输入端与所述从设备数据输入线SDI相连接；所述可控计数器单元的计数输出端与并串转换单元的输入端相连接，并串转换单元的输出端与从设备数据输出线SDO相连接。
【技术特征摘要】
【专利技术属性】
技术研发人员：郑和，梁卫华，况君，林稳章，
申请(专利权)人：重庆电讯职业学院，
类型：新型
国别省市：重庆;85
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