一种CMOS主从式采样保持电路制造技术

本发明专利技术提供一种CMOS主从式采样保持电路，包括输入缓冲放大器，接收和缓冲外部输入的模拟信号，并驱动主采样保持电路；主采样保持电路，采样保持输入缓冲放大器的输出信号，并输出第一采样信号；级间缓冲放大器，接收和缓冲第一采样信号，并驱动从采样保持电路；从采样保持电路，采样保持级间缓冲放大器的输出信号，并输出第二采样信号；时钟电路，接收外部时钟信号，产生一对非交叠的第一内部时钟信号和第二内部时钟信号，第一内部时钟信号用于给主采样保持电路提供时钟信号，第二内部时钟信号用于给从采样保持电路提供时钟信号。本发明专利技术中非交叠的第一和第二内部时钟信号分别给主从保持采样电路提供时钟信号，能够在整个时钟周期内保持信号不变。

【技术实现步骤摘要】

本专利技术属于模拟/混合信号集成电路领域，具体设及一种CMOS主从式采样保持电 路。
技术介绍
CMOS(ComplementaryMetalOxideSemiconductor,互补金属氧化物半导体）工 艺由于极高的集成度和极低的加工价格，普遍用于模拟和混合信号集成电路设计。CMOS采 样保持电路广泛应用于模数转换器前端，它能采样模拟信号瞬时值并将其保持一段时间。 在该段时间里，模数转换器将处理一个不变的信号，该大大提高了模数转换器的精度和准 确性。 图1为现有技术中用于模数转换器前端的CMOS单级采样保持电路，包括一NM0S 晶体管化，一采样电容Cd，NM0S晶体管化用作采样开关，其栅极连接时钟信号CLK，源极连 接模拟信号SIN，漏极连接采样电容Cd上极板并输出信号S0UT，采样电容Cd下极板接地。 图1中CMOS单级采样保持电路的工作原理如下； 请参考图2,当时钟信号CLK为高电平时，NM0S晶体管化开启，连接采样电容Cd 的上极板S0UT到模拟信号SIN,采样电容Cd的上极板S0UT跟随模拟信号SIN。当时钟信 号CLK为低电平时，NM0S晶体管化截止，断开采样电容Cd的上极板S0UT与模拟信号SIN 间的电连接。由于采样电容Cd具有电荷保持能力，采样电容Cd的上极板将采样并保持时 钟下降沿处的模拟信号瞬时值。 但是，本专利技术的专利技术人经过研究发现，现有技术的CMOS单级采样保持电路，只能 在半个时钟周期内保持信号不变，并且还受到电荷注入、非线型导通电阻等非理想效应影 响，因而已经不能满足现在高速高精度模数转换器需要。【专利技术内容】 针对现有技术的CMOS单级采样保持电路，只能在半个时钟周期内保持信号不变 的技术问题，本专利技术提供一种新型的CMOS主从式采样保持电路。 为了实现上述目的，本专利技术采用如下技术方案：[000引一种CMOS主从式义样保持电路，包括； 输入缓冲放大器，适于接收和缓冲外部输入的模拟信号，并驱动主采样保持电 路； 主采样保持电路，适于采样保持输入缓冲放大器的输出信号，并输出第一采样信 号； 级间缓冲放大器，适于接收和缓冲第一采样信号，并驱动从采样保持电路； 从采样保持电路，适于采样保持级间缓冲放大器的输出信号，并输出第二采样信 号，且第二采样信号为所述CMOS主从式采样保持电路的最终输出信号； 时钟电路，适于接收外部时钟信号，产生第一内部时钟信号和第二内部时钟信号， 所述第一内部时钟信号和第二内部时钟信号为一对非交叠的时钟信号，且第一内部时钟信 号用于给主采样保持电路提供时钟信号，第二内部时钟信号用于给从采样保持电路提供时 钟信号。 本专利技术提供的CMOS主从式采样保持电路中，时钟电路产生一对非交叠的第一内 部时钟信号和第二内部时钟信号，第一内部时钟信号用于给主采样保持电路提供时钟信 号，第二内部时钟信号用于给从采样保持电路提供时钟信号，因而主采样保持电路和从保 持采样电路共两级保持电路能够在整个时钟周期内保持信号不变；同时，还包括一个输入 缓冲放大器用于接收和缓冲外部输入的模拟信号，一个级间缓冲放大器被插入到两级采样 保持电路之间，用于隔离主采样保持电路和从采样保持电路的采样电容，防止电荷分享效 应发生。本专利技术应用于模数转换器前端，能大大提高模数转换器性能。 进一步，所述输入缓冲放大器采用单端电路形式，包括第一NM0S晶体管和第二 NM0S晶体管，所述第一NM0S晶体管为工作晶体管，其栅极接收外部输入的模拟信号，源极 输出缓冲后的模拟信号，漏极连接电源VCC;所述第二NM0S晶体管为偏置晶体管，其漏极连 接第一NM0S晶体管的源极，为第一NM0S晶体管提供偏置电流，源极接地，栅极连接第一偏 置电压。 进一步，所述主采样保持电路和从采样保持电路均采用单端电路形式并具有相同 的电路结构，包括采样开关和采样电容，所述采样电容的下极板接地，上极板连接采样开关 的一端，采样开关的另一端连接输入信号，采样开关的控制端与内部时钟信号连接，且所述 采样电容上极板信号作为主从采样保持电路的输出采样信号。 进一步，所述采样开关为自举开关，包括第一反相器、第二反相器、第=反相器、第 四反相器、第^醒05晶体管、第四NM0S晶体管、第五醒05晶体管、第六醒05晶体管、第^;： NM0S晶体管、第一PM0S晶体管、第二PM0S晶体管、第SPM0S晶体管、电容器和主开关晶体 管；所述主开关晶体管的源极连接输入信号，漏极连接所述采样电容的上极板，栅极同时连 接第六醒〇5晶体管、第^;：NM0S晶体管和第=PM0S晶体管的栅极，第一反相器的输入端连 接内部时钟信号，输出端与第二反相器和第=反相器的输入端连接，第二反相器的输出端 连接第=NM0S晶体管的源极，第=反相器的输出端连接第四反相器的输入端、第二PM0S 晶体管和第五NM0S晶体管的栅极，第四反相器的输出端连接第四NM0S晶体管的栅极，第一 反相器、第二反相器、第S反相器和第四反相器为CMOS静态逻辑口电路，由电源VCC供电， 第SNM0S晶体管的栅极接电源VCC，漏极连接主开关晶体管的栅极和第一PM0S晶体管的漏 极，第一PM0S晶体管的栅极连接第二PM0S晶体管、第五NM0S晶体管和第^;：NM0S晶体管的 漏极，电容器的上极板连接第一PM0S晶体管的源极和第SPM0S晶体管的漏极，第SPM0S 晶体管的源极连接电源VCC，电容器的下极板连接第五NM0S晶体管和第走NM0S晶体管的 源极化及第四NM0S晶体管和第六NM0S晶体管的漏极，第四NM0S晶体管的源极接地，第六 NM0S晶体管的源极与主开关晶体管的源极连接。[001引进一步，所述级间缓冲放大器采用单端电路形式，包括第八NM0S晶体管、第九NM0S晶体管、第一电阻器和第二电阻器，所述第八NM0S晶体管为工作晶体管，其栅极与主 采样保持电路输出的第一采样信号连接，漏极输出缓冲后的第一采样信号，源极连接第一 电阻器的一端，第一电阻器的另一端接地；所述第九NM0S晶体管为负载晶体管，其栅极连 接第二偏置电压，漏极连接电源VCC，源极连接第二电阻器的一端，第二电阻器的另一端与 第八NMOS晶体管的漏极连接。 进一步，所述第八NM0S晶体管和第九NM0S晶体管的跨导相等，且所述第一电阻器 和第二电阻器的阻值相等。 进一步，所述时钟电路包括第一与非口、第二与非口、第五反相器、第六反相器、第 走反相器和数字缓冲器，所述第五反相器和数字缓冲器的输入端接收外部时钟信号，第五 反相器的输出端与第一与非口的第一输入端连接，数字缓冲器的输出端与第二与非口的第 一输入端连接，第一与非口的输出端与第六反相器的输入端和第二与非口的第二输入端连 接，第二与非口的输出端与第走反相器的输入端和第一与非口的第二输入端连接，第六反 相器的输出端输出第一内部时钟信号，第走反相器的输出端输出第二内部时钟信号。 进一步，所述输入缓冲放大器采用差分电路形式，其包括两个单端电路形式，两个 单端电路分别用于处理差分信号中的正相部分和反相部分，每个单端电路包括第一NM0S 晶体管和第二NM0S晶体管，所述第一NM0S晶体管为工作晶体管，其栅极接收外部输入的模 拟信号，源极输出缓冲后的模拟信号，漏极连接电源VCC;所述第本文档来自技高网...

【技术保护点】
一种CMOS主从式采样保持电路，其特征在于，包括：输入缓冲放大器，适于接收和缓冲外部输入的模拟信号，并驱动主采样保持电路；主采样保持电路，适于采样保持输入缓冲放大器的输出信号，并输出第一采样信号；级间缓冲放大器，适于接收和缓冲第一采样信号，并驱动从采样保持电路；从采样保持电路，适于采样保持级间缓冲放大器的输出信号，并输出第二采样信号，且第二采样信号为所述CMOS主从式采样保持电路的最终输出信号；时钟电路，适于接收外部时钟信号，产生第一内部时钟信号和第二内部时钟信号，所述第一内部时钟信号和第二内部时钟信号为一对非交叠的时钟信号，且第一内部时钟信号用于给主采样保持电路提供时钟信号，第二内部时钟信号用于给从采样保持电路提供时钟信号。

【技术特征摘要】

【专利技术属性】
技术研发人员：胡蓉彬，胡刚毅，蒋和全，王永禄，张正平，付东兵，王健安，王育新，周述涛，
申请(专利权)人：中国电子科技集团公司第二十四研究所，
类型：发明
国别省市：重庆;85