垂直纳米线MOS晶体管及其形成方法技术

一种垂直纳米线MOS晶体管及其形成方法。其中，所述垂直纳米线MOS晶体管的形成方法包括：提供半导体衬底，所述半导体衬底内具有阱区；在所述阱区内形成第一重掺杂区；在所述半导体衬底表面形成单晶半导体层；蚀刻所述单晶半导体层和部分厚度的所述第一重掺杂区，直至所述单晶半导体层形成垂直纳米线，所述第一重掺杂区被蚀刻形成第一子掺杂区和第二子掺杂区；在所述半导体衬底上表面、所述阱区上表面、所述第一重掺区上表面及所述垂直纳米线侧面形成介质层；形成金属栅层包围位于所述垂直纳米线侧面的所述介质层；对所述垂直纳米线顶部进行重掺杂形成第二重掺杂区。所述形成方法简化了工艺，降低成本，适于大规模生产。

【技术实现步骤摘要】

本专利技术涉及半导体制造领域，尤其涉及一种垂直纳米线MOS晶体管及其形成方法。
技术介绍
随着集成电路密度的提高，半导体产品性能不断改善，成本持续下降，这得益于MOS (Metal-Oxide-Semiconductor)晶体管器件尺寸持续缩小。但当MOS晶体管器件尺寸缩小到纳米级，短沟道和亚阈性能快速退化。为了抑制MOS晶体管器件性能退化，使集成电路在纳米级仍具有良好性能，可以从器件结构方面进行创新。基于纳米线的MOS晶体管器件中，由于沟道区纳米线膜呈圆柱形结构，消除了拐角效应，有利于器件亚阈性能的改进和可靠性的提高。因此纳米线MOS晶体管器件成为集成电路特征尺寸缩小到纳米尺度时，同时具备高集成度、低压和低功耗等优点的最具有前景的器件。现有纳米线MOS晶体管器件分为平躺式(沟道平行于衬底表面)和垂直式(沟道垂直于衬底表面)。在绝缘体上半导体(SOI)制作平躺式纳米线MOS晶体管器件时，由于源漏厚度小，寄生电阻大；在体硅上制作平趟式纳米线MOS晶体管器件时，需要利用刻蚀技术将沟道下方掏空，再经过氧化和淀积工艺制作栅结构，然而由于阴影效应(shadow effect),掏空工艺难以实现均匀纳米线柱，并且容易引起细小纳米线柱断裂和垮塌。垂直纳米线MOS晶体管可以克服平躺式纳米线MOS晶体管器件寄生电阻大和纳米线柱断裂问题，并且易于实现均勻沟道和多层电路结构，有利于提闻电路集成度等优点。然而，现有垂直纳米线MOS晶体管的形成方法中，不论基于体硅衬底还是S0I，都存在制备工艺复杂和制造成本高的问题，并且，所形成的垂直纳米线晶体管性能较低，垂直纳米线MOS晶体管及其形成方法仍然是业界亟待解决的一个难点问题。
技术实现思路
本专利技术解决的问题是提供一种垂直纳米线MOS晶体管及其形成方法，所述形成方法降低垂直纳米线MOS晶体管制备难度，降低成本，并且，所述形成方法形成的垂直纳米线MOS晶体管结构得到优化，性能提高。为解决上述问题，本专利技术提供一种垂直围栅纳米线MOS晶体管的形成方法，包括:提供半导体衬底，所述半导体衬底内具有阱区；在所述阱区内形成第一重掺杂区，所述第一重掺杂区上表面与所述阱区上表面齐平;在所述半导体衬底上表面形成单晶半导体层；蚀刻所述单晶半导体层和部分厚度的所述第一重掺杂区，蚀刻后剩余的所述单晶半导体层作为垂直纳米线，蚀刻后剩余的所述第一重掺杂区分为第一子掺杂区和第二子掺杂区，所述第一子掺杂区的横截面与所述垂直纳米线的横截面相同；在所述半导体衬底上表面、所述阱区上表面、所述第一重掺区上表面及所述垂直纳米线侧面形成介质层；形成金属栅层包围位于所述垂直纳米线侧面的所述介质层；在形成所述金属栅层之后，对所述垂直纳米线顶部进行重掺杂形成第二重掺杂区。可选的，所述单晶半导体层的厚度范围为1nm?200nm。可选的，所述单晶半导体层为单晶硅层，采用在氢气气氛中分解硅烷、二氯硅烷、三氯硅烷或四氯化硅的至少其中之一形成。可选的，所述介质层的形成过程包括:在所述半导体衬底上表面、所述阱区上表面及所述第二子重掺区上表面形成第一层间介质层，所述第一层间介质层上表面低于所述第一子重掺杂区上表面，在所述第一层间介质层上表面和所述垂直纳米线侧面形成高K介质层。可选的，在形成所述金属栅层后，且在形成所述第二重掺杂区之前，所述形成方法还包括:在所述金属栅层上形成第二层间介质层，所述第二层间介质层与所述垂直纳米线上表面齐平。可选的，所述形成方法还包括:在所述第二重掺杂区上形成外延层。可选的，所述形成方法还包括:依次蚀刻位于所述垂直纳米线其中一侧的所述第二层间介质层、金属栅层、高K介质层和第一层间介质层，直至形成暴露所述第二子掺杂区的沟槽。可选的，所述形成方法还包括:形成第三层间介质层覆盖所述外延层和所述第二层间介质层，并填充满所述沟槽。可选的，所述形成方法还包括:在所述外延层上形成第三层间介质层，所述第三层间介质层填充所述沟槽。可选的，所述形成方法还包括:蚀刻所述第三层间介质层直至形成暴露所述第二子重掺杂区的第一凹槽和暴露所述外延层的第二凹槽，并在所述第一凹槽底部形成第一金属硅化物，在所述第二凹槽的底部形成第二金属硅化物，再采用导电材料填充所述第一凹槽形成第一导电插塞，并填充所述第二凹槽形成第二导电插塞。可选的，所述形成方法还包括:在所述第三层间介质层中形成贯穿所述第三层间介质层且连接所述金属栅层的第三导电插塞。可选的，所述第二重掺杂区的厚度范围为2nm?20nm。为解决上述问题，本专利技术还提供了一种垂直纳米线MOS晶体管，包括:半导体衬底，所述半导体衬底内具有阱区；位于所述阱区内的第二子重掺杂区和位于所述第二子重掺杂区上的第一子重掺杂区；位于所述第一子重掺杂区上的垂直纳米线；位于所述半导体衬底上表面、所述阱区上表面、所述第一重掺区上表面及所述垂直纳米线侧面的介质层；金属栅层，所述金属栅层包围位于所述垂直纳米线侧面的所述介质层；位于所述垂直纳米线上的第二重掺杂区。可选的，所述垂直纳米线的高度范围为1nm?200nm。可选的，所述介质层包括位于所述第二子掺杂区上表面的第一层间介质层，所述第一层间介质层上表面低于所述第一子重掺杂区上表面，所述介质层还包括位于所述第一层间介质层上表面和所述垂直纳米线侧面的高K介质层。可选的，所述晶体管还包括:位于所述金属栅层上的第二层间介质层，所述第二层间介质层与所述第二重掺杂区上表面齐平。可选的，所述晶体管还包括:位于所述第二重掺杂区上的外延层，所述外延层部分位于所述第二层间介质层上表面。可选的，所述晶体管还包括:第三层间介质层、第一导电插塞、第二导电塞插塞和第三导电插塞，所述第三层间介质层覆盖所述外延层和所述第二层间介质层，所述第一导电插塞贯穿所述第三层间介质层，并连接至所述第二子重掺杂区，所述第二导电塞插塞贯穿所述第三层间介质层，并连接至所述外延层，所述第三导电插塞贯穿所述第三层间介质层和第二层间介质层，并连接至所述金属栅层。与现有技术相比，本专利技术的技术方案具有以下优点:本专利技术的技术方案中，首先提供具有阱区的半导体衬底，并在所述阱区内形成第一重掺杂区，所述第一重掺杂区上表面与所述阱区上表面齐平，然后蚀刻所述单晶半导体层和部分厚度的所述第一重掺杂区，蚀刻后剩余的所述单晶半导体层作为垂直纳米线，蚀刻后剩余的所述第一重掺杂区分为第一子掺杂区和第二子掺杂区，后续的沟道区区域位于所形成的垂直纳米线内，并且沟道的长度方向为垂直纳米线所在的高度方向。由于垂直纳米线的高度由所述单晶半导体层的厚度决定，因此沟道的长度由单晶半导体层的厚度决定，而单晶半导体层的厚度由单晶半导体层的形成过程决定，因此形成的MOS晶体管中，沟道的长度并不是通过光刻决定的，即沟道长度不受光刻精度限制，并且所述形成方法的各步骤易于操作，简化了工艺，降低成本，适于大规模生产。进一步,单晶半导体层的厚度为1nm?200nm。单晶半导体层的厚度决定后续形成的垂直纳米线的高度，因此单晶半导体层的厚度不宜大于200nm，以防止形成的垂直纳米线因高度太大而发生崩塌，并且防止工艺制作难度的增加。同时，单晶半导体层的厚度不宜小于10nm，如果单晶半导体层的厚度小于10nm，同样会造成工艺制作难度的增加，并且造成后续形成的晶体管短沟道效应严重。【附本文档来自技高网...

【技术保护点】
一种垂直纳米线MOS晶体管的形成方法，其特征在于，包括：提供半导体衬底，所述半导体衬底内具有阱区；在所述阱区内形成第一重掺杂区，所述第一重掺杂区上表面与所述阱区上表面齐平；在所述半导体衬底上表面形成单晶半导体层；蚀刻所述单晶半导体层和部分厚度的所述第一重掺杂区，蚀刻后剩余的所述单晶半导体层作为垂直纳米线，蚀刻后剩余的所述第一重掺杂区分为第一子掺杂区和第二子掺杂区，所述第一子掺杂区的横截面与所述垂直纳米线的横截面相同；在所述半导体衬底上表面、所述阱区上表面、所述第一重掺区上表面及所述垂直纳米线侧面形成介质层；形成金属栅层包围位于所述垂直纳米线侧面的所述介质层；在形成所述金属栅层之后，对所述垂直纳米线顶部进行重掺杂形成第二重掺杂区。

【技术特征摘要】

【专利技术属性】
技术研发人员：王文博，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31