一种用于船舶导航雷达的数字信号处理机制造技术

本实用新型专利技术涉及雷达信号处理领域，具体涉及一种用于船舶导航雷达的数字信号处理机，采取“FPGA+DSP”的结构形式，充分发挥FPGA强大的逻辑控制能力和DSP高速信号处理能力的特点，与传统船舶导航雷达数字信号处理机相比处理能力更强、存储容量更大、接口更加灵活、具有可扩展性；增加了以太网通信功能，通过以太网通信的方式可以使雷达数字信号处理机移至船舶雷达的上单元，处理完成后的雷达回波数据最终通过以太网传输至雷达下单元的显示终端，有效避免了传统船舶雷达信号处理机在长距离下接收视频信号时出现的信号衰减和干扰问题；针对现有的船舶导航雷达数字信号处理方法进行改进，抗干扰和杂波抑制能力更强，信号处理效果更好。

【技术实现步骤摘要】

本技术设及雷达信号处理领域，具体设及一种用于船舶导航雷达的数字信号 处理机。
技术介绍
雷达信号处理机是雷达系统的重要组成部分，主要完成对雷达接收机输出的视频 信号进行采样、处理和传输的功能。早期的雷达使用模拟电路对信号进行处理，不仅结构复 杂，而且电路本身也极易收到干扰。随着数字技术的发展，雷达信号处理转由数字电路实 现。由于雷达的使用环境和用途不尽相同，雷达信号处理机的结构和所要完成的功能也随 之不同。船舶导航雷达作为雷达在航海技术中的一种应用，能够给航行中的船只提供导航、 避撞等功能，但目前国内使用的船舶导航雷达多为国外产品，由于国外长期封锁相关技术 导致国产产品发展缓慢，因此研究应用于船舶导航雷达的专用数字信号处理机对推进国产 船舶导航雷达发展具有非常重要的意义。 传统的雷达数字信号处理机采用DSP实现，该种技术比较成熟，如文献"基于 ADSP_TS101巧片的雷达信号处理机设计"中采用3片DSP巧片作为雷达信号处理机的核 屯、，完成数字脉压、动目标检测等信号处理功能化及控制整个雷达系统的运行。但DSP指令 更适合实现算法而不是逻辑控制，其外部接口的通用性较差，对雷达系统的控制显得不够 灵活。大连海事大学李波设计了一种基于FPGA的船舶雷达数字信号处理机，其所有功能由 FPGA实现，虽然FPGA拥有DSP无法比拟的逻辑控制能力，但是FPGA在算法实现上的复杂度 比一般处理器要高，而且实现复杂算法时对片内资源的要求也高，需要中高端的FPGA巧片 才能够实现，该样就使得开发周期长，成本高，不利于实现工程化。 此外，现有的船舶导航雷达数字信号处理机被设计在雷达的下单元（包括信号处 理机及显示终端），接收来自雷达上单元（包括雷达发射机、接收机、天线）输出的视频信号 进行处理，由于船舶雷达特殊的使用环境，雷达上单元与下单元往往相距在十米W上，该种 设计方法就需要对模拟信号进行传输，不可避免的造成信号衰减W及受到各种干扰影响。
技术实现思路
本技术的技术目的在于克服上述问题，提供一种用于船舶导航雷达的数字信 号处理机，实现对船舶导航雷达的系统控制和信号处理的功能，并针对现有的船舶导航雷 达信号处理方法进行改进，W达到更好的效果，同时实现数字信号处理机与雷达上单元相 结合，克服传统的船舶导航雷达视频信号从上单元至下单元传输过程中造成的信号衰减及 干扰问题。 为了实现上述目的，本技术所采用的技术方案为：一种用于船舶导航雷达的 数字信号处理机，其特征在于，包括A/D采样器、同步动态随机存储器SDRAM1、静态随机 存储器SRAM、非易失性存储器FLA甜、W太网接口、可编程逻辑器件FPGA、数字信号处理器 DSP、W太网控制器、扩展接口和同步动态随机存储器SDRAM2;A/D采样器的数字信号输出 端和采样时钟输入端分别与可编程逻辑器件FPGA的数据端及时钟输出端相连，同步动态 随机存储器SDRAM1的数据端和地址端分别与可编程逻辑器件FPGA的数据端和地址端相 连；静态随机存储器SRAM的数据端和地址端分别与可编程逻辑器件FPGA的数据端和地址 端相连，W太网控制器的数据端和控制端分别与可编程逻辑器件FPGA的数据端和控制端 相连；W太网接口与W太网控制器的输出端相连，扩展接口与可编程逻辑器件FPGA的GPIO 接口相连；非易失性存储器FLA甜的数据端和地址端分别与数字信号处理器DSP的数据端 和地址端相连，同步动态随机存储器SDRAM2的数据端和地址端分别与数字信号处理器DSP 的数据端和地址端相连；可编程逻辑器件FPGA与数字信号处理器DSP通过DSP的EMIF总 线接口相连。 所述的A/D采样器对船舶导航雷达接收机输出的雷达回波视频信号采样转换为 数字信号；所述的数字信号处理机紧靠船舶导航雷达接收机，采用W太网传输方式将数据 传输至雷达下单元的显示终端。[000引所述的W太网控制器用于W太网通信的驱动，包括数据的打包和解压；所述的W太网接口用作数字信号处理机与显示终端的通信接口。 所述的可编程逻辑器件FPGA用于对船舶雷达系统的逻辑和时序控制、信号采 集、传输化及信号预处理；数字信号处理器DSP通过其自带的EMIF接口与存储器SDRAM2、 FLA甜W及FPGA相连（用于雷达信号的处理，所述的雷达信号为经过FPGA预处理后输出的 信号）。 所述的同步动态随机存储器SDRAM1用于存储处理好的雷达回波数据存储；所述 的静态随机存储器SRAM用于存储A/D采样器输出的数据，并与FPGA内部的FIFO模块实现 数据传输时的兵鸟操作；所述的同步动态随机存储器SDRAM2用于存储待处理的雷达回波 数据；所述的非易失性存储器FLA甜用于存储DSP运行的用户程序代码。 所述的A/D采样器由SMA射频接头、射频传输变压器、AD巧片构成；视频信号经过 SMA射频接头进入射频传输变压器的输入端，经过变压器转换后输出差分信号，AD巧片的 时钟信号由可编程逻辑器件FPGA内部的时钟模块提供，在FPGA的时钟输出端与AD巧片的 时钟输入端之间加入射频变压器（将时钟信号转化为差分信号）；AD巧片的数据端与FPGA 相连。 一种用于船舶导航雷达的数字信号处理方法，其特征在于，包括如下步骤： (1)首先对目标方位角度进行计算，然后进行自动噪声口限处理； (2)判断是否需要进行同频干扰抑制处理，如需要则进行同频干扰抑制步骤，否则 进入步骤（3); (3)判断是否需要海杂波抑制处理，如需要则进行海杂波抑制步骤，否则结束。 前述的一种用于船舶导航雷达的数字信号处理方法，还包括如下步骤： (4)判断是否需要雨雪杂波抑制处理，如需要则进行雨雪杂波抑制处理，否则进入 步骤妨；[001引 妨判断是否需要尾迹显示，如需要则进行尾迹显示，否则结束。其中步骤（4)和 步骤（5)为现有技术，本技术不作详细描述。 步骤（1)的对目标方位角度计算的具体过程如下；通过扩展接口连接船首检测传 感器输出端，每当天线转动至船首位置时，传感器反馈一个信号输入至可编程逻辑器FPGA， 代表一圈扫描开始；设定天线扫描速度为L。，发射信号的脉冲周期为Tt，那么每一个目标 所处的方位角运【主权项】1. 一种用于船舶导航雷达的数字信号处理机，其特征在于，包括A/D采样器、同步动 态随机存储器SDRAMl、静态随机存储器SRAM、非易失性存储器FLASH、以太网接口、可编 程逻辑器件FPGA、数字信号处理器DSP、以太网控制器、扩展接口和同步动态随机存储器 SDRAM2 ; A/D采样器的数字信号输出端和采样时钟输入端分别与可编程逻辑器件FPGA的 数据端及时钟输出端相连，同步动态随机存储器SDRAMl的数据端和地址端分别与可编程 逻辑器件FPGA的数据端和地址端相连；静态随机存储器SRAM的数据端和地址端分别与可 编程逻辑器件FPGA的数据端和地址端相连，以太网控制器的数据端和控制端分别与可编 程逻辑器件FPGA的数据端和控制端相连；以太网接口与以太网控制器的输出端相连，扩展 接口与可编程逻辑器件FPGA的GPIO接口相连；非易失性存储器FLASH的数据端和地址端 分别与数字信号处理器DSP的数据端和地址端相连，同步动态随机存储器S本文档来自技高网...

【技术保护点】
一种用于船舶导航雷达的数字信号处理机，其特征在于，包括A/D采样器、同步动态随机存储器SDRAM1、静态随机存储器SRAM、非易失性存储器FLASH、以太网接口、可编程逻辑器件FPGA、数字信号处理器DSP、以太网控制器、扩展接口和同步动态随机存储器SDRAM2； A/D采样器的数字信号输出端和采样时钟输入端分别与可编程逻辑器件FPGA的数据端及时钟输出端相连，同步动态随机存储器SDRAM1的数据端和地址端分别与可编程逻辑器件FPGA的数据端和地址端相连；静态随机存储器SRAM的数据端和地址端分别与可编程逻辑器件FPGA的数据端和地址端相连，以太网控制器的数据端和控制端分别与可编程逻辑器件FPGA的数据端和控制端相连；以太网接口与以太网控制器的输出端相连，扩展接口与可编程逻辑器件FPGA的GPIO接口相连；非易失性存储器FLASH的数据端和地址端分别与数字信号处理器DSP的数据端和地址端相连，同步动态随机存储器SDRAM2的数据端和地址端分别与数字信号处理器DSP的数据端和地址端相连；可编程逻辑器件FPGA与数字信号处理器DSP通过DSP的EMIF总线接口相连。

【技术特征摘要】

【专利技术属性】
技术研发人员：葛俊祥，唐伟伟，姜庆刚，陆海林，
申请(专利权)人：南京信息工程大学，
类型：新型
国别省市：江苏;32