半导体器件制造技术

本发明专利技术涉及一种半导体器件。该半导体器件具有嵌入半导体衬底中以升高源-漏击穿电压的LDMOS晶体管，带有防止因电场集中造成的元件特性波动使得半导体器件的可靠性提高的装置。在各LDMOS晶体管的分离绝缘膜的上表面上方形成沟槽，所述沟槽具有部分嵌入其中的栅电极。这个结构防止半导体衬底中的电场集中在分离绝缘膜的源侧边缘附近。

【技术实现步骤摘要】
【专利说明】半导体器件相关申请的交叉引用包括说明书、附图和摘要的于2014年2月27日提交的日本专利申请N0.2014-036944的公开内容以引用方式并入本文中。
本专利技术涉及半导体器件。更特别地，本专利技术涉及在栅和源之间具有分离绝缘膜的横向扩散MOS (金属氧化物半导体)晶体管的结构。
技术介绍
对于高级逻辑MOS晶体管中的元件隔离，经常使用STI (浅沟槽隔离)结构取代LOCOS (硅本地氧化)结构以减小隔离区。在将形成高击穿电压LDMOS (横向扩散M0S)晶体管的情况下，已知STI结构用于内部栅-源隔离，以确保击穿电压。专利文献I (日本未审专利申请公开N0.2010-258226)阐明，在N沟道型LDMOS晶体管中，STI结构的边缘交错，以防止因电场集中在STI结构的源侧边缘而造成导通电阻波动。专利文献2(美国专利N0.8357986)阐述，在LDMOS晶体管中，栅电极被部分嵌入半导体衬底主面上方形成的沟槽中。在这种情况下，栅电极没有形成在远离沟槽的漏区侧，以减小栅电极和漏区之间的电容。另外，出于减小电容的目的，η型漂移区没有形成在远离沟槽的源区侧。组成沟槽的侧壁和底部的隔离沟槽中的栅电极与衬底的绝缘膜经由与LDMOS晶体管的栅绝缘膜大致一样厚，因为接触绝缘膜的衬底的内部用作沟道区。非专利文献I阐明，在P沟道型LDMOS晶体管的衬底中，电场在电子将注入栅氧化物膜中的方向上取向，使得当电场集中在STI结构的边缘上方时，电子被加速并且注入栅氧化物膜中。还阐明，因电子注入造成的损害使STI结构的上边缘处的栅氧化物膜受损。(非专利文献 1:Yu_Hui Huang 等人的 Investigat1n of Multistage LinearReg1n Drain Current Degradat1n and Gate-Oxide Breakdown Under Hot-CarrierStress in B⑶HV PMOS(对在B⑶HV PMOS中在热载流子应力下多级线性区漏电流减小和栅氧化物击穿的研宄)，IRPS’ 11会议记录，第444-448页)非专利文献2阐明，除了栅氧化物膜的上述击穿之外，由于电场不平衡，导致击穿电压降低。(非专利文献 2:H.Fujii 等人的 HC1-1nduced off-state 1-V curve shiftingand subsequent destruct1n in an ST1-based LD-PMOS transistor (在基于 STI 的LD-PMOS晶体管中HCI诱导截止状态1-V曲线漂移和后续破坏)，ISPSD’ 13的会议记录，第379 - 382 页)
技术实现思路
横向扩散LDMOS晶体管的一个问题在于，在热载流子应力下，导通电阻波动，因为电场集中在STI结构的源侧边缘，从而产生导致界面态的高电场，或者因为因碰撞电离产生的电子被注入STI结构的边缘中。另一个问题在于，在P沟道型LDMOS晶体管的衬底中，电场在电子将注入栅氧化物膜的方向上取向，使得电子在STI结构的边缘处被加速并且被注入栅氧化物膜中，从而产生导致击穿电压下降的不平衡电场。非专利文献I所阐述的另一个问题在于，因电子注入造成的损害使STI结构的上边缘处的栅氧化物膜受损。然而，日本未审专利申请公开N0.2010-258226描述了一种在STI结构的底边缘形成的交错体以抑制电场集中，该结构可允许衬底中的电场整体减小，但不会防止击穿电压降低。也就是说，虽然在STI结构的底边缘往往会出现衬底中的电场集中，但日本未审专利申请公开N0.2010-258226的结构形成电场集中在边缘的多个拐角并且还致使电场集中在更靠近栅氧化物膜形成的交错体附近。这样促使电子进一步注入栅氧化物膜。在阅读了下面的描述和附图后，本专利技术的其它目的和优点将变得清楚。在本申请公开的实施例中，如下地简要说明一个代表性实施例。根据本专利技术，提供了一种半导体器件，在该半导体器件中，沟槽形成在LDMOS晶体管分离绝缘膜的上表面上方，使得栅电极部分嵌入沟槽中。根据本申请公开的一个实施例，半导体器件的可靠性提高。特别地，热载流子应力下的导通电阻波动被抑制。还可以防止在热载流子应力下诸如击穿电压下降和栅氧化物膜击穿的严重现象。【附图说明】图1是示出根据本专利技术的第一实施例的半导体器件的平面图；图2是沿图2中的A-A线截取的剖视图；图3是说明如何制造第一实施例的半导体器件的剖视图；图4是继图3之后的并且说明如何制造半导体器件的剖视图；图5是继图4之后的并且说明如何制造半导体器件的剖视图；图6是继图5之后的并且说明如何制造半导体器件的剖视图；图7是继图6之后的并且说明如何制造半导体器件的剖视图；图8是继图7之后的并且说明如何制造半导体器件的剖视图；图9是示出第一实施例的LDMOS晶体管中栅电流如何随着沟槽宽度变化的曲线图表不;图10是示出图2中的一部分的放大剖视图；图11是示出沿着分离绝缘膜的源侧边缘的半导体衬底侧上的电场的曲线图表示;图12是示出沿着分离绝缘膜的源侧边缘的半导体衬底侧上的碰撞电离产生速率的曲线图表不；图13是示出分离绝缘膜底部的半导体衬底侧上的电场的曲线图表示；图14是示出分离绝缘膜底部的半导体衬底侧上的碰撞电离产生速率的曲线图表示;图15是截止击穿电压和导通击穿电压相对于沟槽宽度的变化的曲线图表示；图16是示出导通电阻相对于沟槽宽度的变化的曲线图表示；图17是示出栅电流相对于分离绝缘膜的源侧边缘和沟槽之间的距离的变化的曲线图表不;图18是示出截止击穿电压和导通击穿电压相对于分离绝缘膜的源侧边缘和沟槽之间的距离的变化的曲线图表示；图19是示出栅电流相对于栅电极覆盖量的变化的曲线图表示；图20是示出一方面栅电极覆盖量与距离之比和另一方面导通击穿电压和截止击穿电压之间的关系的曲线图表示；图21是示出一方面栅电极覆盖量与距离之比和另一方面导通电阻之间的关系的曲线图表不;图22是示出栅电流相对于沟槽深度的变化的曲线图表示；图23是示出截止击穿电压和导通击穿电压相对于沟槽深度的关系的曲线图表示;图24是示出分离绝缘膜底部的半导体衬底侧电场的曲线图表示；图25是示出分离绝缘膜底部的半导体衬底侧碰撞电离产生速率的曲线图表示；图26是示出作为本专利技术的第二实施例的半导体器件的平面图；图27是示出作为第二实施例的半导体器件的变形的平面图；图28是沿图26中的D-D线截取的剖视图；图29是就其内的LDMOS晶体管的栅电流而言比较第一实施例与第二实施例的曲线图表示；图30是就其内的LDMOS晶体管的导通击穿电压和截止击穿电压而言比较第一实施例与第二实施例的曲线图表示；图31是就其内的LDMOS晶体管的导通电阻而言比较第一实施例与第二实施例的曲线图表不;图32是示出作为本专利技术的第三实施例的半导体器件的剖视图；图33是示出作为本专利技术的第四实施例的半导体器件的剖视图；图34是就其内的LDMOS晶体管的阱电流而言比较第四实施例与第一比较例的曲线图表示；图35是就其内的LDMOS晶体管的截止击穿电压和导通击穿电压而言比较第四实施例与第一比较例的曲线图表示；图36是就其内的LDMOS晶体管的导通电阻而言比较第四实施例与第一比较例的曲线图表示；图本文档来自技高网...

【技术保护点】
一种半导体器件，所述半导体器件包括：半导体衬底；与第一导电类型的漏区成对的所述第一导电类型的源区，所述源区和所述漏区形成在所述半导体衬底的主面的上方；分离绝缘膜，其嵌入于在所述源区和所述漏区之间的所述半导体衬底的所述主面的上方所形成的隔离沟槽中；栅绝缘膜，其形成在所述分离绝缘膜和所述源区之间的所述半导体衬底的上方；栅电极，在所述源区和所述漏区之间，以直接在所述栅绝缘膜之上并且直接在所述分离绝缘膜之上延伸的方式形成该栅电极；所述第一导电类型的漂移区，其形成在所述分离绝缘膜下方的所述半导体衬底中，所述漂移区的一个边缘直接位于所述栅绝缘膜下方；以及沟槽，其形成在所述分离绝缘膜的上表面的上方，所述沟槽使所述栅电极部分地嵌入其内；其中，所述栅电极和所述漏区之间的间隔比所述栅电极和所述源区之间的间隔长；其中，所述沟槽被定位成远离所述分离绝缘膜在所述源区侧上的边缘，所述沟槽还被定位成对于源侧而远离所述栅电极在所述漏区侧上的边缘，以及其中，所述沟槽的底部被定位于所述分离绝缘膜的深度的中途。

【技术特征摘要】
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【专利技术属性】
技术研发人员：藤井宏基，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP