一种HVPMOS器件及其制造方法技术

本发明专利技术提供的HVPMOS器件及其制造方法，所述HVPMOS器件包括：P型衬底，设置在底部；缓冲层，设置在所述P型衬底上方；N型阱区，设置在所述缓冲层上方；侧面隔离区，设置在所述N型阱区外侧；栅极，设置在所述N型阱区之上；源区，设置在所述栅极左侧；漏区，设置在所述栅极右侧，所述漏区包括位于N型阱区内的漂流层，设置在所述漂流层上方的场氧化层和P型重掺杂区；其特征在于，在所述HVPMOS器件的漂流层有P型杂质注入，所述P型杂质注入面密度为(1.2-1.6)×1014cm-2量级。通过在漂移区进行P型杂质注入的浓度，可以非常有效地减低HVPMOS器件的导通电阻和提高击穿电压等性能参数。

【技术实现步骤摘要】

本专利技术涉及一种HVPMOS器件及其制造方法，尤其是降低HVPMOS器件导通电阻的方法，及对应的HVPMOS器件。
技术介绍
HVPMOS (High voltage positive channel Metal Oxide Semiconductor,高电压P沟道金属氧化物半导体)因为电路工艺简单，价格便宜，所以在很多数字控制电路得到了广泛的应用。现有技术中，通常在25B⑶工艺平台生产HVPMOS，而25B⑶工艺平台中标准的FOX工艺是一个4000+2000A的StackFOX Process (堆叠场氧化层处理)，可以用于生产不同类型的半导体器件。其中2000A FOX是为形成NLDMOS (N沟道横向双扩散金属氧化物半导体场效应晶体管)的Drift区(漂移区)而设计的，如果生产过程中不需要NLDMOS半导体器件，出于降低成本的因素考虑，经常会使用一步到位的6500A FOX工艺。在实现本专利技术的过程中，专利技术人发现使用一步到位的6500A FOX工艺存在以下缺陷:使用6500A FOX工艺需要的时间是4000+2000A的FOX工艺时间的两倍，因此生产出来的HVPMOS半导体器件的漂移区(Drift)表面电阻会较大，从而导致整个HVPMOS半导体器件的导通电阻(RDSON)较大，这样就会影响整个HVPMOS半导体器件的参数指标。
技术实现思路
本专利技术的目的在于提供一种HVPMOS器件及其制造方法，能够解决现有技术中导通电阻较大的缺陷，同时还可以提高HVPMOS器件的击穿电压。一方面，本专利技术提供的HVPMOS器件包括:P型衬底，设置在底部；缓冲层，设置在所述P型衬底上方；N型阱区，设置在所述缓冲层上方；侧面隔离区，设置在所述N型阱区外侧； 栅极，设置在所述N型阱区之上；源区，设置在所述栅极左侧；漏区，设置在所述栅极右侧，所述漏区包括位于N型阱区内的漂流层，设置在所述漂流层上方的场氧化层和P型重掺杂区；其特征在于，在所述HVPMOS器件的漂流层有P型杂质注入，所述P型杂质注入面密度为(1.2-1.6) XlO14CnT2 量级。进一步地,所述P型杂质注入能量为20Kev。进一步地，所述P型注入的杂质为硼离子。另一方面，本专利技术提供一种HVPMOS器件制造方法，包括:首先提供一种半导体器件包括P型衬底，设置在底部；缓冲层，设置在所述P型衬底上方；N型阱区，设置在所述缓冲层上方；侧面隔离区，设置在所述N型阱区外侧；栅极，设置在所述N型阱区之上；源区，设置在所述栅极左侧；漏区，设置在所述栅极右侧，所述漏区包括位于N型阱区内的漂流层，设置在所述漂流层上方的场氧化层和P型重掺杂区；然后在所述HVPMOS器件的漂流层有P型杂质注入，所述P型杂质注入面密度为(1.2-1.6) XlO14CnT2 量级。进一步地，所述P型杂质注入能量为20Kev。进一步地，所述P型注入的杂质为硼离子。本专利技术的有益效果:与现有技术相比，通过调节漂移区的P型杂质注入浓度，可以非常有效地减低HVPMOS器件的导通电阻。而且因为在漂移区增加P型杂质注入，还优化了漂移区的最大电场强度，提高了 HVPMOS器件的击穿电压；使得HVPMOS器件的多个性能参数都得到改善。【附图说明】图1为本专利技术一实施例涉及HVPMOS器件的剖视图；图2为本专利技术一实施例涉及P型杂质注入区浓度与导通电阻和击穿电压之间的关系图；图3为本专利技术一实施例涉及P型杂质注入区浓度与击穿电压的关系图；图4为本专利技术一实施例涉及P型杂质注入区浓度与HVPMOS器件输出特性的关系图。【具体实施方式】为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图和【具体实施方式】对本专利技术作进一步详细的说明。如图1所示，作为本专利技术一优选实施例，首先提供一种HVPMOS器件I包括:P型衬底(P-sub) 9，设置在底部；缓冲层(DN+) 8，设置在所述P型衬底(P-sub)上方；N型阱区(Nwell)7，设置在所述缓冲层(DN+)上方；侧面隔离区，设置在所述N型阱区外侧，优选地，侧面隔离区为P型阱区(Pwell) 5、6 ;栅极(Gate) 2，设置在所述N型阱区(Nwell)之上；源区(Source) 4,设置在所述栅极(Gate)左侧；源区(Source) 4包括位于N型讲区(Nwell) 7内的P型重掺杂区(P+) 41、N型重掺杂区(N+) 42、和场氧化层(FOX) 43 ;漏区(Drain) 3，设置在所述栅极(Gate) 2右侧，所述漏区(Drain) 3包括位于N型阱区(Nwell) 7内的漂流层(Drift或者简称HP) 34,35,设置在所述漂流层(Drift或者简称HP) 34,35上方的场氧化层(F0X)31、33和P型重掺杂区(P+)32 ;在所述HVPMOS器件的漂流层(Drift或者简称HP)34,35有P型杂质注入，所述P型杂质注入面密度为(1.2-1.6) X 114CnT2量级。优选地,所述P型杂质注入能量为20Kev。优选地，所述P型注入的杂质为硼离子。另一方面，本专利技术还提供一种HVPMOS器件制造方法，包括:首先提供一种半导体器件包括P型衬底(P-sub)9，设置在底部；缓冲层(DN+)8，设置在所述P型衬底(P-sub)上方；N型阱区(Nwell)7，设置在所述缓冲层(DN+)上方；侧面隔离区，设置在所述N型阱区外侧，优选地，侧面隔离区为P型阱区(Pwell) 5、6 ;栅极(Gate)2，设置在所述N型阱区(Nwell)之上；源区(Source) 4，设置在所述栅极(Gate)左侧；源区(Source) 4包括位于N型阱区(Nwell) 7内的P型重掺杂区(P+) 41、N型重掺杂区(N+)42、和场氧化层(FOX)43 ;漏区(Drain) 3，设置在所述栅极(Gate) 2右侧，所述漏区(Drain)3包括位于N型阱区(Nwell) 7内的漂流层(Drift或者简称HP) 34,35,设置在所述漂流层(Drift或者简称HP) 34,35上方的场氧化层(FOX) 31,33和P型重掺杂区(P+) 32 ;然后在所述HVPMOS器件的漂流层(Drift或者简称HP)有P型杂质注入，所述P型杂质注入面密度为(1.2-1.6) X 114CnT2 量级。优选地,所述P型杂质注入能量为20Kev。优选地，所述P型注入的杂质为硼离子。如图2所示，当P型杂质注入面密度为1.4X 114CnT2量级时，HVPMOS器件对应的击穿电压(BV)为49V，导通电阻为65mohm.mm2。当P型杂质注入面密度为1.0X 1014cm_2量级时，HVPMOS器件对应的击穿电压(BV)为41V，导通电阻为95mohm.mm2。当P型杂质注入面密度为1.2X 11W2量级时，HVPMOS器件对应的击穿电压(BV)为47.5V，导通电阻为77mohm.mm2 ο所以通过上述参数可以发现，P型杂质注入面密度为1.0X 114CnT2量级与P型杂质注入面密度为1.4X 114CnT2量级相比较，导通电阻由95mohm.mm2减小至65mohm.mm2,减低了 32% ;而击穿电压提高了 8V ;这样HVPMOS器件的多个性能参数都得到改善。图3为本专利技术一实施例涉本文档来自技高网...

【技术保护点】
一种HVPMOS器件，包括：P型衬底，；缓冲层，位于所述P型衬底上方；N型阱区，位于所述缓冲层上方；侧面隔离区，位于所述N型阱区外侧；栅极，位于所述N型阱区上方；源极区和漏极区，分别位于所述栅极的两侧；漂移区，位于所述漏极区下方；其特征在于，在所述漂移区有P型杂质注入，所述P型杂质注入面密度为(1.2‑1.6)×1014cm‑2量级。

【技术特征摘要】

【专利技术属性】
技术研发人员：马栋，王楠，樊杨，陈斌，彭宇飞，
申请(专利权)人：无锡华润上华半导体有限公司，
类型：发明
国别省市：江苏;32