一种半超结MOSFET结构制造技术

本实用新型专利技术提供一种半超结MOSFET结构，该结构包括至少一个晶体管单元，所述晶体管单元包括：N型重掺杂衬底及依次形成于其上的N型辅助层、N型漂移层；所述N型漂移层中形成有第一、第二P柱；所述第一、第二P柱顶端分别连接有第一、第二P型体区；所述N型漂移层表面形成有栅极结构；所述栅极结构位于所述第一、第二P柱之间，且两端分别与所述第一、第二P型体区接触；其中：所述第一、第二P柱底端均连接有至少一个P岛结构，所述P岛结构位于所述N型漂移层中。本实用新型专利技术中，所述P岛结构的存在可以有效增加沟槽深度，优化沟槽底部掺杂，并结合底部辅助耗尽层，从而在现有的工艺能力条件下，进一步提高超结MOSFET的耐压范围，拓展其应用领域。

【技术实现步骤摘要】

本技术属于半导体器件领域，涉及一种半超结MOSFET结构。
技术介绍
VDM0SFET(高压功率M0SFET)可以通过减薄漏端漂移区的厚度来减小导通电阻，然而，减薄漏端漂移区的厚度就会降低器件的击穿电压，因此在VDM0SFET中，提高器件的击穿电压和减小器件的导通电阻是一对矛盾，超结MOSFET采用新的耐压层结构，利用一系列的交替排列的P型和N型半导体薄层，在较低反向电压下将P型N型区耗尽，实现电荷相互补偿，从而使N型区在高掺杂浓度下实现高的击穿电压，从而同时获得低导通电阻和高击穿电压，打破传统功率MOSFET导通电阻的理论极限。超结MOSFET具有导通损耗低，栅极电荷低，开关速度快，器件发热小，能效高的优点，产品可广泛用于个人电脑、笔记本电脑、上网本或手机、照明(高压气体放电灯)产品以及电视机(液晶或等离子电视机)和游戏机等高端消费电子产品的电源或适配器。请参阅图1及图2，分别显示为常规的高压超结MOSFET结构(以下简称HV-M0S)及低压超结MOSFET结构(以下简称低压LV-M0S)。如图1所示，高压超结MOSFET包括N型重掺杂衬底101、N型轻掺杂外延层102及形成于所述N型轻掺杂外延层102中的P柱103和P型体区104，所述N型轻掺杂外延层102表面形成有栅氧化层105及多晶硅栅极106。如图2所示，低压超结MOSFET包括形成于N型外延层中的多晶硅柱107及多晶硅栅极108。HV-MOS和LV-MOS都是在N型外延层上通过一定的工艺方式，形成一个纵向的沟槽结构，这样可以在器件耐压的同时，极大地降低导通电阻，提高器件性能。但是高压MOS管和低压MOS管在器件结构和工艺方法上又有很多不同点:I)器件横向尺寸上，HV-MOS的原胞尺寸(pitch) —般在十几微米，而LV-MOS的pitch 一般只有几微米。在相同的芯片面积上，LV-MOS的原胞密度会比HV-MOS高出很多，所以低压器件对于工艺特征尺寸和光刻对准精度等要求更高，难度更大。2)器件纵向尺寸上，HV-MOS的N型外延层厚度和沟槽深度一般有几十微米，而LV-MOS会在几个微米。对于引入的这样一个深槽结构，其深度越深，工艺难度越大，所以高压器件更加依赖于沟槽的深度和工艺；3)沟槽的实现工艺上，HV-MOS的P柱(Ppillar-trench)是由P型杂质构成的，在N型外延层上首先利用深槽刻蚀工艺直接挖出沟槽结构，然后外延生长P型杂质层。而LV-MOS的多晶硅柱是由二氧化硅层和多晶硅层构成的，在N型外延层中挖出沟槽，然后热生长二氧化硅介质层，在进行多晶硅的淀积，形成所需的多晶硅柱。半超结结构是在传统超结结构中的漂移层增加一个η型区，称之为底端辅助层(BAL !Bottom Assist Layer)。在具有相同的深宽比(〈5时，半超结MOSFET可以获得比超结MOSFET更低的导通电阻，而深宽比则直接影响工艺的难度及成本。在超结结构中，深宽比的减小主要是由于N区和P区宽度的增加，从而使导通电阻Rm有较大提高，而在半超结结构中，Rm是超结结构的电阻与底端辅助层BAL的电阻的总和。因为两者是串联在一起的，所以，减小深宽比实际上是减小超结结构部分的深度，也就同时增加了 BAL的深度。由于BAL掺杂浓度是按照低压功率MOSFET的漂移层设定的，其深度增加后所带来的电阻增大量比较小，所以较之传统超结M0SFET，半超结MOSFET总的1^值更小。对于超结M0SFET，耐压主要由深槽结构的P柱来决定，但是工艺能力的限制，往往限制了继续往高压/超高压方向的发展。因此，提供一种半超结MOSFET结构，以进一步提升高压MOSFET器件耐压能力实属必要。
技术实现思路
鉴于以上所述现有技术的缺点，本技术的目的在于提供一种半超结MOSFET结构，用于解决现有技术中超结MOSFET耐压能力有待进一步提高的问题。为实现上述目的及其他相关目的，本技术提供一种半超结MOSFET结构，包括至少一个晶体管单元，所述晶体管单元包括:N型重掺杂衬底及依次形成于所述N型重掺杂衬底上的N型辅助层、N型漂移层；所述N型漂移层中形成有第一 P柱及第二 P柱；所述第一 P柱及第二 P柱顶端分别连接有第一 P型体区及第二 P型体区，且所述第一 P型体区及第二 P型体区位于所述N型漂移层内；所述N型漂移层表面形成有栅极结构；所述栅极结构位于所述第一 P柱及第二 P柱之间，且所述栅极结构两端分别与所述第一 P型体区及第二 P型体区接触；其中:所述第一 P柱及第二 P柱底端均连接有至少一个自上而下依次排列的P岛结构，且所述P岛结构位于所述N型漂移层中。可选地，所述第一 P柱及第二 P柱底端均连接有至少两个自上而下依次排列的P岛结构。可选地，所述P岛结构的厚度为I?20微米。可选地，所述P岛结构的宽度大于或等于所述第一 P柱或第二 P柱的宽度。可选地，所述第一 P柱及第二 P柱的深度为30?60微米；所述第一 P柱及第二 P柱为P型单晶硅。可选地，所述N型辅助层的厚度范围是10?20微米。可选地，所述第一 P型体区及第二 P型体区中均形成有N型重掺杂源区及P型重掺杂接触区；所述N型重掺杂源区及P型重掺杂接触区与器件表面的源极金属层接触；所述源极金属层与所述栅极结构之间通过绝缘层隔离。可选地，所述栅极结构包括形成于所述N型轻掺杂外延层表面的栅氧化层及形成于所述栅氧化层表面的多晶硅栅极。如上所述，本技术的半超结MOSFET结构，具有以下有益效果:本技术的半超结MOSFET结构中，第一 P柱及第二 P柱底端均连接有至少一个P岛结构，所述P岛结构的存在一方面可以有效增加沟槽深度，另一方面，对于较深的沟槽，由于工艺条件的限制，沟槽底部往往更窄，掺杂量会更低，而通过在沟槽底部进行掺杂形成所述P岛结构，可以优化沟槽底部掺杂，此外，通过引入底部辅助层，可以增加器件在纵向的耗尽区延展。以上各方面的因素可以使得高压超结MOSFET实现更高的耐压能力。本技术的半超结MOSFET结构中的多对P岛结构可利用多次外延、多次注入的方法形成，并结合深槽刻蚀工艺，可以得到较深的沟槽结构(P柱+P岛结构)，从而实现在现有的工艺能力条件下，进一步提高超结MOSFET的耐压范围，拓展其应用领域。【附图说明】图1显示为现有技术中高压超结MOSFET的结构示意图。图2显示为现有技术中低压超结MOSFET的结构示意图。图3?图4显示为本技术的半超结MOSFET结构的示意图。图5显示为在第一 N型外延层上部进行P型杂质注入，形成间隔排列的第一对P岛结构的示意图。图6显示为在第二 N型外延层中进行P型杂质注入，形成间隔排列的第二对P岛结构的示意图。图7显示为在形成第三N型外延层，并在所述第三N型外延层上部形成第一 P型体区及第二 P型体区的示意图。图8显示为进行刻蚀，在所述第三N型外延层中形成第一沟槽及第二沟槽的示意图。图9显示为在第一、第二沟槽中填充P型半导体层形成第一、第二 P柱，并在第三N型外延层表面形成栅极结构的示意图。图10显示为形成绝缘层、接触孔、P型重掺杂接触区及源极金属层的示意图。元件标号说明101,201N型重掺杂衬底102N型轻掺杂外延层103P 柱104P 型体本文档来自技高网...

【技术保护点】
一种半超结MOSFET结构，包括至少一个晶体管单元，所述晶体管单元包括：N型重掺杂衬底及依次形成于所述N型重掺杂衬底上的N型辅助层、N型漂移层；所述N型漂移层中形成有第一P柱及第二P柱；所述第一P柱及第二P柱顶端分别连接有第一P型体区及第二P型体区，且所述第一P型体区及第二P型体区位于所述N型漂移层内；所述N型漂移层表面形成有栅极结构；所述栅极结构位于所述第一P柱及第二P柱之间，且所述栅极结构两端分别与所述第一P型体区及第二P型体区接触；其特征在于：所述第一P柱及第二P柱底端均连接有至少一个P岛结构，且所述P岛结构位于所述N型漂移层中。

【技术特征摘要】

【专利技术属性】
技术研发人员：白玉明，钱振华，张海涛，
申请(专利权)人：无锡同方微电子有限公司，
类型：新型
国别省市：江苏;32