一种移位寄存器单元、移位寄存器和显示装置制造方法及图纸

本发明专利技术公开一种移位寄存器单元、移位寄存器和显示装置，涉及显示技术领域。本发明专利技术实施例中的移位寄存器单元，包括：输入复位模块、控制模块、下拉模块、上拉模块和保持模块，保持模块的输入端连接第一时钟信号端、第二时钟信号端、低电平端和移位寄存器单元的输出端，其输出端连接移位寄存器单元的输出端，用于保持移位寄存器单元对同一行像素单元的输出一致。所述移位寄存器包括上述技术方案所提的移位寄存器单元，本发明专利技术提供的移位寄存器单元能够用于简化移位寄存器的结构，减小移位寄存器的尺寸。

【技术实现步骤摘要】
一种移位寄存器单元、移位寄存器和显示装置
本专利技术涉及显示
，尤其涉及一种移位寄存器单元、移位寄存器和显示装置。
技术介绍
显示装置在进行显示时，需要利用移位寄存器实现对像素单元的扫描，移位寄存器包括多个移位寄存器单元，每个移位寄存器单元对应一行像素单元，由多个移位寄存器单元实现对显示装置的像素单元的逐行扫描驱动，以显示图像。随着显示技术的发展，显示装置的分辨率越来越大，使得显示装置的负载也越来越大，在移位寄存器单元设于一行像素单元一侧的显示装置中，移位寄存器单元对离该移位寄存器单元较近的像素单元的负载较小，对离该移位寄存器单元较远的像素单元的负载较大，较大的负载会影响对移位寄存器单元较远的像素单元的输出，使得对离该移位寄存器单元较近的像素单元的输出不同于离该移位寄存器单元较远的像素单元的输出，为了保证移位寄存器单元对同一行各像素单元的输出一致，在现有技术中，通常在每行像素单元的两侧分别设置一个移位寄存器单元，使得一行中各个像素单元距离移位寄存器单元均较近，从而避免由于像素单元距离移位寄存器单元较远使得移位寄存器单元对像素单元的输出产生的影响。但由于每个移位寄存器单元均由多个模块构成，因此使得显示装置中由移位寄存器单元构成的移位寄存器的结构复杂。
技术实现思路
本专利技术的目的在于提供一种移位寄存器单元、移位寄存器和显示装置，用于在保证移位寄存器单元对同一行像素单元的输出一致的前提下，减少移位寄存器中移位寄存器单元的数目，简化移位寄存器的结构。为了实现上述目的，本专利技术提供如下技术方案：第一方面，本专利技术提供一种移位寄存器单元，包括输入复位模块、控制模块、下拉模块、上拉模块和保持模块；其中，所述输入复位模块，其输入端连接第一时钟信号端、输入信号端、复位信号端以及低电平端，其输出端连接所述控制模块、所述下拉模块和所述上拉模块，所述输入复位模块用于接收所述第一时钟信号端、所述输入信号端和所述复位信号端的输入信号；所述控制模块，其输入端连接所述输入复位模块、所述上拉模块、低电平端和第二时钟信号端，其输出端连接所述下拉模块，所述控制模块用于根据所述输入复位模块接收的所述第一时钟信号端、所述输入信号端、所述复位信号端和所述低电平端的输入信号，控制所述下拉模块开启；所述下拉模块，其输入端连接所述控制模块、低电平端和所述第一时钟信号端，其输出端连接所述移位寄存器单元的输出端、所述上拉模块和所述输入复位模块，所述下拉模块用于将所述移位寄存器单元的输出端的输出信号下拉为低电平；所述上拉模块，其输入端连接所述第二时钟信号端、所述控制模块和所述输入复位模块，其输出端连接所述移位寄存器单元的输出端和所述下拉模块，所述上拉模块用于根据所述第二时钟信号端的输入信号，以及所述输入复位模块接收的第一时钟信号端、输入信号端、复位信号端以及低电平端的输入信号，将所述移位寄存器单元的输出端的输出信号上拉为高电平；所述保持模块，其输入端连接第一时钟信号端、第二时钟信号端、低电平端和所述移位寄存器单元的输出端，其输出端连接所述移位寄存器单元的输出端，所述保持模块用于保持所述移位寄存器单元对同一行像素单元的输出一致。第二方面，本专利技术还提供了一种移位寄存器，包括多级上述技术方案中所述的移位寄存器单元；除第一级移位寄存器单元外，其余每个移位寄存器单元的输入信号端连接与其相邻的上一级移位寄存器单元的本级输出端；除最后一级移位寄存器单元外，其余每个移位寄存器单元的本级输出端连接与其相邻的上一级移位寄存器单元的复位信号端。第三方面，本专利技术还提供了一种显示装置，包括上述技术方案中所述的移位寄存器。本专利技术提供的移位寄存器单元、移位寄存器和显示装置中，移位寄存器单元包括输入复位模块、控制模块、下拉模块、上拉模块和保持模块，与现有技术中每行像素单元对应设置两个移位寄存器单元相比，本专利技术中的移位寄存器单元包括保持模块，保持模块能够保持移位寄存器单元对同一行像素单元的输出一致，使得针对一行像素单元只需设置一个移位寄存器单元即可保证移位寄存器单元对同一行各个像素单元的输出一致，从而减少了移位寄存器中移位寄存器单元的数目，进而简化了移位寄存器的结构。附图说明此处所说明的附图用来提供对本专利技术的进一步理解，构成本专利技术的一部分，本专利技术的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不当限定。在附图中：图1为本专利技术实施例一中的移位寄存器单元的结构示意图；图2为本专利技术实施例二中的移位寄存器单元的结构示意图；图3为本专利技术实施例二中的移位寄存器单元的输出端的等效电路图；图4为与图3所示的移位寄存器单元对应的信号时序图；图5为本专利技术实施例三中的移位寄存器的结构示意图。具体实施方式为了进一步说明本专利技术实施例提供的移位寄存器单元、移位寄存器和显示装置，下面结合说明书附图进行详细描述。实施例一请参阅图1，本专利技术实施例提供的移位寄存器单元，包括输入复位模块P1、控制模块P2、下拉模块P3、上拉模块P4和保持模块P5；其中，输入复位模块P1的输入端连接第一时钟信号端Clk1、输入信号端Input、复位信号端Reset以及低电平端VGL，输入复位模块P1的输出端连接控制模块P2、下拉模块P3、上拉模块P4，输入复位模块P1用于接收第一时钟信号端Clk1、输入信号端Input和复位信号端Reset的输入信号；控制模块P2的输入端连接输入复位模块P1、上拉模块P4、低电平端VGL和第二时钟信号端Clk2，控制模块P2的输出端连接下拉模块P3，控制模块P2用于根据输入复位模块P1接收的第一时钟信号端Clk1、输入信号端Input、复位信号端Reset和低电平端VGL的输入信号，控制下拉模块P3开启；下拉模块P3的输入端连接控制模块P2、低电平端VGL和第一时钟信号端Clk1，下拉模块P3的输出端连接移位寄存器单元的输出端Output、上拉模块P4和输入复位模块P1，下拉模块P3用于将移位寄存器单元的输出端Output的输出信号下拉为低电平；上拉模块P4的输入端连接第二时钟信号端Clk2、控制模块P2和输入复位模块P1，上拉模块P4的输出端连接移位寄存器单元的输出端Output和下拉模块P3，上拉模块P4用于根据第二时钟信号端Clk2的输入信号，以及输入复位模块P1接收的第一时钟信号端Clk1、输入信号端Input、复位信号端Reset以及低电平端VGL的输入信号，将移位寄存器单元的输出端Output的输出信号上拉为高电平；保持模块P5的输入端连接第一时钟信号端Clk1、第二时钟信号端Clk2、低电平端VGL和移位寄存器单元的输出端Output，保持模块P5的输出端连接移位寄存器单元的输出端Output，保持模块P5用于保持移位寄存器单元对同一行像素单元的输出一致。本专利技术提供的移位寄存器单元中，包括输入复位模块P1、控制模块P2、下拉模块P3、上拉模块P4和保持模块P5，与现有技术中每行像素单元对应设置两个移位寄存器单元相比，本专利技术中的移位寄存器单元包括保持模块P5，保持模块P5能够保持移位寄存器单元对同一行像素单元的输出一致，使得针对一行像素单元只需设置一个移位寄存器单元即可保证移位寄存器单元对同一行各个像素单元的输出一致，从而减少了移位寄存器中移位寄存器单元的数目，简化了移位寄存器的结构本文档来自技高网...

【技术保护点】
一种移位寄存器单元，其特征在于，包括输入复位模块、控制模块、下拉模块、上拉模块和保持模块；其中，所述输入复位模块，其输入端连接第一时钟信号端、输入信号端、复位信号端以及低电平端，其输出端连接所述控制模块、所述下拉模块和所述上拉模块，所述输入复位模块用于接收所述第一时钟信号端、所述输入信号端和所述复位信号端的输入信号；所述控制模块，其输入端连接所述输入复位模块、所述上拉模块、低电平端和第二时钟信号端，其输出端连接所述下拉模块，所述控制模块用于根据所述输入复位模块接收的所述第一时钟信号端、所述输入信号端、所述复位信号端和所述低电平端的输入信号，控制所述下拉模块开启；所述下拉模块，其输入端连接所述控制模块、低电平端和所述第一时钟信号端，其输出端连接所述移位寄存器单元的输出端、所述上拉模块和所述输入复位模块，所述下拉模块用于将所述移位寄存器单元的输出端的输出信号下拉为低电平；所述上拉模块，其输入端连接所述第二时钟信号端、所述控制模块和所述输入复位模块，其输出端连接所述移位寄存器单元的输出端和所述下拉模块，所述上拉模块用于根据所述第二时钟信号端的输入信号，以及所述输入复位模块接收的第一时钟信号端、输入信号端、复位信号端以及低电平端的输入信号，将所述移位寄存器单元的输出端的输出信号上拉为高电平；所述保持模块，其输入端连接第一时钟信号端、第二时钟信号端、低电平端和所述移位寄存器单元的输出端，其输出端连接所述移位寄存器单元的输出端，所述保持模块用于保持所述移位寄存器单元对同一行像素单元的输出一致。...

【技术特征摘要】
1.一种移位寄存器单元，其特征在于，包括输入复位模块、控制模块、下拉模块、上拉模块和保持模块；其中，所述输入复位模块，其输入端连接第一时钟信号端、输入信号端、复位信号端以及低电平端，其输出端连接所述控制模块、所述下拉模块和所述上拉模块，所述输入复位模块用于接收所述第一时钟信号端、所述输入信号端和所述复位信号端的输入信号；所述控制模块，其输入端连接所述输入复位模块、所述上拉模块、低电平端和第二时钟信号端，其输出端连接所述下拉模块，所述控制模块用于根据所述输入复位模块接收的所述第一时钟信号端、所述输入信号端、所述复位信号端和所述低电平端的输入信号，控制所述下拉模块开启；所述下拉模块，其输入端连接所述控制模块、低电平端和所述第一时钟信号端，其输出端连接所述移位寄存器单元的输出端、所述上拉模块和所述输入复位模块，所述下拉模块用于将所述移位寄存器单元的输出端的输出信号下拉为低电平；所述上拉模块，其输入端连接所述第二时钟信号端、所述控制模块和所述输入复位模块，其输出端连接所述移位寄存器单元的输出端和所述下拉模块，所述上拉模块用于根据所述第二时钟信号端的输入信号，以及所述输入复位模块接收的第一时钟信号端、输入信号端、复位信号端以及低电平端的输入信号，将所述移位寄存器单元的输出端的输出信号上拉为高电平；所述保持模块，其输入端连接第一时钟信号端、第二时钟信号端、低电平端和所述移位寄存器单元的输出端，其输出端连接所述移位寄存器单元的输出端，所述保持模块用于保持所述移位寄存器单元对同一行像素单元的输出一致。2.根据权利要求1所述的移位寄存器单元，其特征在于，所述输入复位模块包括第一晶体管、第二晶体管和第一电容；其中，所述第一晶体管，其栅极连接所述输入信号端，其源极连接所述第一时钟信号端、所述第一电容的第一端和所述下拉模块，其漏极连接所述第一电容的第二端、所述第二晶体管的源极、所述控制模块、所述上拉模块和所述下拉模块；所述第二晶体管，其栅极连接所述复位信号端，其源极连接所述第一电容的第二端、所述控制模块、所述上拉模块和所述下拉模块，其漏极连接低电平端、所述控制模块和所述下拉模块；所述第一电容，其第一端连接所述下拉模块，其第二端连接所述控制模块、所述下拉模块和所述上拉模块。3.根据权利要求2所述的移位寄存器单元，其特征在于，所述控制模块包括第三晶体管、第四晶体管和第五晶体管；其中，所述第三晶体管，其栅极连接所述第四晶体管的栅极、所述输入复位模块、所述下拉模块和所述上拉模块，其源极连接所述下拉模块，其漏极连接所述第四晶体管的源极、所述第五晶体管的源极、低电平端、所述输入复位模块和所述下拉模块；所述第四晶体管，其栅极连接所述上拉模块、所述输入复位模块和所述下拉模块，其源极连接低电平端、所述输入复位模块、所述第五晶体管的源极和所述下拉模块，其漏极连接所述第五晶体管的漏极和所述下拉模块；所述第五晶体管，其栅极连接所述第二时钟信号端和所述上拉模块，其源极连接所述低电平端、所述下拉模块和所述输入复位模块，其漏极连接所述下拉模块。4.根据权利要求3所述的移位寄存器单元，其特征在于，所述下拉模块包括第六晶体管、第七晶体管、第八晶体管和第九晶体管；其中，所述第六晶体管，其栅极连接所述第一时钟信号端、所述第六晶体管的源极、所述第七晶体管的源极和所述输入复位模块，其源极连接所述第一时钟信号端、所述第七晶体管的源极和所述输入复位模块，其漏极连接所述第七晶体管的栅极和所述控制模块；所述第七晶体管，其栅极连接所述控制模块，其源极连接所述输入复位模块，其漏极连接所述第八晶体管的栅极、所述第九晶体管的栅极和所述控制模块；所述第八晶体管，其栅极连接所述第九晶体管的栅极和所述控制模块，其源极连接所述输入复位模块、所述上拉模块和所述控制模块，其漏极连接所述第九晶体管的漏极、所述低电平端、所述输入复位模块和所述控制模块；所述第九晶体管，其栅极连接所述控制模块，其源极连接上拉模块和所述移位寄存器单元的输出端，其漏极连接所述低电平端、所述输入复位模块和所述控制模块。5.根据权利要求4所述的移位寄存器单元，其特征在于，所述上拉模块包括第十晶体管和第二电容；其中，所述第十晶体管，其栅极连接所述第二电容的第一端、所述...

【专利技术属性】
技术研发人员：王峥，
申请(专利权)人：京东方科技集团股份有限公司，北京京东方显示技术有限公司，
类型：发明
国别省市：北京;11