半导体器件制造技术

一种半导体器件包括数据对准器，其响应于通过将数据选通信号分频获得的内部选通信号来将输入数据对准，以产生第一对准数据和第二对准数据。半导体器件还可以包括相位传感器，其响应于时钟信号来产生控制时钟信号，并且利用控制时钟信号来感测内部选通信号的相位以产生选择信号；以及数据选择器，其响应于选择信号来选择性地将第一对准数据和第二对准数据作为第一选择对准数据和第二选择对准数据输出。

【技术实现步骤摘要】
【专利说明】半导体器件相关申请的交叉引用本申请要求2014年2月18日向韩国知识产权局提交的申请号为10-2014-0018202的韩国专利申请的优先权，其全部内容通过引用合并于此，如同全文阐述。
本公开的实施例总体而言涉及半导体器件。
技术介绍
随着半导体系统被开发成以高速操作，越来越需要在构成每个半导体系统的半导体器件之间的高数据传输速率(或以高带宽的数据通信)。响应于这种需求，已经提出了各种预取方案。预取方案可以对应于将串行输入的数据锁存并且将锁存的数据并行输出的设计技术。为了获得并行数据，在半导体器件中产生具有不同相位的时钟信号，例如多相位内部时钟信号，并且利用多相位内部时钟信号来输入或输出数据。
技术实现思路
实施例的各种示例例如可以针对但是不限制于半导体器件。根据各种实施例，一种半导体器件可以包括数据对准器、相位传感器和数据选择器。数据对准器可以响应于通过将数据选通信号分频获得的内部选通信号来将输入数据对准，以产生第一对准数据和第二对准数据。相位传感器可以响应于时钟信号来产生控制时钟信号，并且可以利用控制时钟信号来感测内部选通信号的相位以产生选择信号。数据选择器可以响应于选择信号来选择性地将第一对准数据和第二对准数据作为第一选择对准数据和第二选择对准数据输出。根据各种实施例，一种半导体器件可以包括数据对准器和数据控制器。数据对准器可以响应于通过将数据选通信号分频获得的内部选通信号来将输入数据对准，以产生第一对准数据和第二对准数据。数据控制器可以响应于时钟信号来产生控制时钟信号。此夕卜，数据控制器可以利用控制时钟信号来感测内部选通信号的相位，以产生第一锁存信号、第二锁存信号和选择信号。此外，数据控制器可以响应于第一锁存信号和第二锁存信号来产生用于产生内部数据的数据输入时钟信号。【附图说明】图1是图示根据一个实施例的半导体器件的框图表示。图2是图示可以包括在图1的半导体器件中的控制时钟发生器的框图表示。图3是图示可以包括在图1的半导体器件中的锁存合成器的框图表示；图4是图示可以包括在图1的半导体器件中的第一移位器的框图表示。图5是图示可以包括在图1的半导体器件中的第二移位器的框图表示。图6是图示可以包括在图1的半导体器件中的合成器的逻辑电路图表示。图7是图示可以包括在图1的半导体器件中的数据选择器的框图表示。图8是图示可以包括在图1的半导体器件中的内部数据发生器的框图表示。图9是图不内部选通信号具有普通相位的一个实例的时序图表不。图10是图不内部选通信号具有反相相位的一个实例的时序图表不。图11是图示当内部选通信号具有普通相位时用于产生选择信号和数据输入时钟信号的操作的时序图表示。图12是图示当内部选通信号具有反相相位时用于产生选择信号和数据输入时钟信号的操作的时序图表示。图13是图示当内部选通信号具有普通相位时用于产生对准数据和选择对准数据的操作的时序图表示。图14是图示当内部选通信号具有反相相位时用于产生对准数据和选择对准数据的操作的时序图表示。图15是图示用于产生内部数据的操作的时序图表示。图16图示了利用根据上面关于图1至图14论述的实施例的半导体器件的系统的一个实例的框图表不。【具体实施方式】在下文中，将参照附图描述各种实施例。然而，本文中所述的实施例仅出于说明性的目的，并非意图限制本专利技术构思的范围。参见图1，根据一个实施例的半导体器件可以包括内部选通信号发生器I和数据控制器2。半导体器件还可以包括数据对准器3、数据选择器4和内部数据发生器5。数据控制器2可以包括相位传感器21和数据输入时钟发生器22。相位传感器21可以包括控制时钟发生器211和延迟单元212。相位传感器21还可以包括锁存合成器213。内部选通信号发生器I可以将数据选通信号DQS分频，以产生第一内部选通信号IDQS和第二内部选通信号QDQS。并且内部选通信号发生器I可以将互补数据选通信号DQSB分频，以产生第三内部选通信号IDQSB和第四内部选通信号QDQSB。内部选通信号发生器I可以利用分频器来实现，或者可以包括分频器。第一内部选通信号IDQS可以超前于第二内部选通信号QDQS 90度相位。第二内部选通信号QDQS可以超前于第三内部选通信号IDQSB90度相位。第三内部选通信号IDQSB可以超前于第四内部选通信号QDQSB 90度相位。第一内部选通信号IDQS、第二内部选通信号QDQS、第三内部选通信号IDQSB和第四内部选通信号QDQSB的相位和周期可以根据各种实施例被设定成不同。响应于时钟信号CLK和写入等待时间信号WLS，控制时钟发生器211可以产生控制时钟信号DCLK。写入等待时间信号WLS可以包括关于写入等待时间的信息。下面将参照图2进一步描述控制时钟发生器211的配置和操作。延迟单元212可以将第二内部选通信号QDQS延迟，以产生延迟选通信号QDQSD。延迟单元212可以将第四内部选通信号QDQSB延迟，以产生互补的延迟选通信号QDQSBD。第二内部选通信号QDQS和第四内部选通信号QDQSB被延迟单元212延迟的延迟时间可以根据各种实施例被设定成不同。在一些实施例中，延迟单元212可以被配置成缓冲第二内部选通信号QDQS，以产生延迟选通信号QDQSD。照此，如果延迟单元212被配置成缓冲第二内部选通信号QDQS以产生延迟选通信号QDQSD，则延迟单元212还可以被配置成缓冲第四内部选通信号QDQSB以产生互补的延迟选通信号QDQSBD。可替选地，延迟单元212可以被配置成将第一内部选通信号IDQS和第三内部选通信号IDQSB延迟。锁存合成器213可以包括第一锁存单元214。锁存合成器213还可以包括第二锁存单元215和选择信号发生器216。第一锁存单元214可以与延迟选通信号QDQSD同步地锁存控制时钟信号DCLK，以产生第一锁存信号LAT1。第二锁存单元215可以与互补的延迟选通信号QDQSBD同步地锁存控制时钟信号DCLK以产生第二锁存信号LAT2。选择信号发生器216可以响应于第一锁存信号LATl和第二锁存信号LAT2来产生选择信号SEL。以下将参照图3来描述锁存合成器213的配置和操作。数据输入时钟发生器22可以包括第一移位器221。数据输入时钟发生器22还可以包括第二移位器222和合成器223。第一移位器221可以将第一锁存信号LATl移位以产生第一移位信号SHF1〈1:2>。第二移位器222可以将第二锁存信号LAT2移位以产生第二移位信号SHF2〈1: 2>。合成器223可以将第一移位信号SHF1〈1: 2>和第二移位信号SHF2〈1: 2>合成，以产生第一数据输入时钟信号和第二数据输入时钟信号DINCLK〈1:2>。以下将参照图4至图6来描述第一移位器221、第二移位器222和合成器223的配置和操作。数据对准器3可以响应于第一内部选通信号至第四内部选通信号IDQS、QDQS,IDQSB和QDQSB来将数据(例如，输入数据DIN)对准，以产生第一对准数据至第八对准数据ALIGN〈1:8>。数据对准器3将数据DIN对准的设计方案可以根据各种实施例而不同。数据选择器4可以接收选择信号，并且可以根据选择信号SEL的电平选择性地将第一对准数据本文档来自技高网...

【技术保护点】
一种半导体器件，包括：第一数据对准器，其适于响应于通过将数据选通信号分频获得的内部选通信号将输入数据对准，以产生第一对准数据和第二对准数据；相位传感器，其适于响应于时钟信号来产生控制时钟信号，以及适于利用所述控制时钟信号感测所述内部选通信号的相位，以产生选择信号；以及数据选择器，其适于响应于所述选择信号来选择性地将所述第一对准数据和所述第二对准数据作为第一选择对准数据和第二选择对准数据输出。

【技术特征摘要】
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【专利技术属性】
技术研发人员：宋根洙，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR