提出了一种具有自跟踪电路的串行器和解串器电路，其尤其适用于从一个集成电路(芯片)向另一个集成电路传输数字数据，从而实现芯片到芯片的通信。该电路是可扩展的并且利用了多频调制机制(例如，QAM)，用于将数字数据比特转换为多个频率上的串行模拟流，以经由芯片I/O连接传输。发送器侧生成的跟踪脉冲通过与数据相同的路径来串行化，并且在解串器中通过相同路径来解调，从而提供与数据的同步，而无需复杂的基带处理。
【技术实现步骤摘要】
【国外来华专利技术】【专利说明】用于多频带串行器解串器I/O电路的自跟踪方案相关申请的交叉引用本申请是于2012年11月6日提交的美国临时专利申请号为61/723，284的非临时申请，在此通过引用将其全部内容并入本文。关于联邦政府资助的研宄或开发的声明不适用计算机程序附件中提交的材料的弓I置条款不适用受版权保护的素材公告本专利文献中的部分素材受美国以及其他国家的版权法的版权保护。版权所有人对任何人所作出如出现在美国专利商标局公开的可用文件和记录中的本专利文献或本专利公开内容的传真复制并无异议，但是在其他方面均保留所有版权。版权所有人并不因此放弃任何使该专利文献保密的任何权利，包括但不限于基于37C.F.R.§ 1.14的权利。
本专利技术一般涉及芯片到芯片的通信，更具体地，涉及一种自跟踪串行器解串器。
技术介绍
常规串行器解串器I/O基于复用和解复用数字通信。利用这种常规方案来增加通信带宽则需要提高时钟速率。对于调制和解调来说在传统的方案中试图使用多频带来克服上述问题，这带来其他问题。与芯片到芯片I/O—起使用的现有多频串行器和解串器包括调制和解调，其比较复杂且依赖于诸如硅工艺、连接条件、电源质量等外部因素。在传统的系统中，需要复杂的方案(例如纠错或基带处理)来获得具有低误码率的可靠的调制和解调。在调制和解调的时延在I/o连接中变得非常关键时，调制和解调中的传统基带处理(用于确保低的误码率(BER))变得不切实际。在某些情况下使用基带处理技术可以提供可靠的数据传输和接收，然而其产生与电路复杂度有关的高成本代价以及不必要的数据处理的长延时。虽然典型的多频方法可适用于高吞吐量操作，但是在需要较短时延以执行关键任务操作时不是很适合。因此，对于芯片到芯片多频通信电路来说存在具有较短时延并容易实现的需求。本专利技术满足了这种需求，并克服了现有多频芯片到芯片通信技术的缺陷。
技术实现思路
描述了一种芯片到芯片的串行器和解串器，其利用基于在发送器(TX)上的跟踪脉冲生成以及在接收器(RX)上的跟踪脉冲重构(restorat1n)的自跟踪方法。待发送的数据与在TX上生成的跟踪脉冲同步，并在TX中同时对传输的数据和跟踪脉冲进行调制。在相同的条件(包括硅工艺变化、功率噪声、关键路径延时等)下对使用本专利技术的芯片到芯片传输的所有信号进行处理，从而消除/减小这些变量对串行器解串器的操作的影响。使用该创造性的自跟踪串行器解串器，不但提高了数据吞吐量，而且相应地降低了数据传输时延，从而可以达到任意现有技术的性能极限。将这些信号串行化、调制并通过短I/O连接从发送器(TX)发送给接收器(RX)。RX同样在相同的条件下根据接收器的特性对所有的信号进行解调。解调后在RX中重构跟踪脉冲。由于数据和跟踪脉冲在TX中是同步的，所以用相同解调对所有信号进行处理时，信号在RX中应该也是同步的。跟踪脉冲一旦被重构，则自跟踪方案可以以正确的定时对重构数据进行采样。即使在不同的操作条件、使用不同的集成电路芯片或不同的处理技术的情况下，采样定时也跟踪外部因素。在模数转换器(ADC)中对信号进行采样后，接着与系统总线同步，这也可以根据重构的跟踪脉冲的定时来处理。实际中，重构的跟踪脉冲会经历剧烈的抖动。通过进一步使用过采样技术来构建重构的跟踪脉冲，该实施方式提供了改进的大抖动容限。该创造性的自跟踪串行器解串器显著提高了芯片到芯片I/O电路的效益。可将该创造性的系统应用于制造与未来娃工艺发展(例如，从28nm的节点到更小的14或20nm的节点)兼容的装置。在本说明书接下来的部分中将公布本专利技术的详细的方面，其中详细的描述旨在对本专利技术的优选实施例进行充分地公开而不作为限制。【附图说明】通过参考以下附图将更完整地理解本专利技术，这些附图只用于说明性的目的:图1A和图1B是根据本专利技术实施例的自跟踪多频带串行器和解串器的框图。图2是根据本专利技术的实施例的自跟踪多频带串行器和解串器内跟踪脉冲生成和重构的时序图。图3是根据本专利技术的实施例的自跟踪串行器解串器方法的流程图。【具体实施方式】描述了一种自跟踪串行器解串器，在其内生成跟踪脉冲，跟踪脉冲与数字数据一起经过发送器(即，第一芯片)处的串行化和调制以及接收器(即，第二芯片)处的解调和解串。这种自跟踪能力允许人员不用复杂的基带处理就能用最少耗时来构建电路，同时利用低电路开销实现性能和装置效益。利用该自跟踪机制可以在任意期望的装置技术和工艺(包括28nm或高级娃工艺技术的使用)中制作集成电路。图1A和图1B示出了自跟踪多频带串行器和解串器的示例实施例10，展示了在图1A中的第一芯片12中的发送器(TX)通过I/O信道14与图1B中的第二芯片16中的接收器(RX)进行通信。可以看到，在图1A的TX中接收数字数据18 (DQ_TX)和字节掩码19 (DM_TX)。在以多节发送待传输的数据字(例如，在图1A、图1B示出的8比特路径上传输16比特)时，使用该字节掩码。虽然示例实施例通常描述允许发送8个比特的数字数据(例如，)的结构，但是应该意识到，可以利用任意期望的比特数量(例如，16个比特、32个比特等)来配置本专利技术。然而，这需要增加更多的数据缓冲器、转换器(DAC、ADC)以及工作在更多个频率下或使用更高阶的编码的调制器和解调器。发送器控制器断言同步信号20(DQS_TX)标志以触发跟踪和串行化。在本专利技术的任意实施例中，DQS_TX脉冲穿过数据所经过的整个传播路径。跟踪脉冲生成器24接收同步信号20(DQS_TX)和时钟信号22。跟踪脉冲生成器被配置为生成同步脉冲作为数据同步的标志。从图中可以看出，DQS_TX还被施加到用于数据掩码(DM_TX)的缓冲器上并作为数据缓冲器26a、26b、26c至26m和26η (它们还接收数据DQ_TX 18中的比特使得数据与跟踪脉冲同步)的第一输入。将跟踪脉冲和数字数据字串行化并调制以向接收器发送。数据DQ_TX 18的比特与来自跟踪脉冲生成器24的跟踪脉冲一起进入调制器28a、28b至28η。这些调制器中的每一个被配置为将数字数据转换为在多个频率信道上被编码的模拟数据，例如，使用多个调制器，其中每个调制器被配置为在不同的频率(即，不同的载频)下工作。应该意识到，这些调制频率中的一个可以为零，也就是DC。将DC作为一个调制频率可以减少所需的频率生成电路(包括所需的锁相环电路(例如，PLL))的数量。鉴于对这些信号的模拟调制和解调是公知的，所以没有分别在图1A和图1B的控制器62中示出用于生成它们的电路。在一个示例中，每个调制器采用了正交幅度调制(QAM)(例如，QAM16)并具有将I信道和Q信道的信息均编码到指定的调制频率中的混频器。应该意识到，如该实施例中所描述的，QAM是一种模拟调制机制，其与数字串行化方案中所用的数字复用不同。在模拟QAM中，通过改变(调制)两个载波来将两个模拟消息信号传输到每个频率信道上。两个载波(典型地正弦曲线)在相位上相差90°，从而称为正交载波。在频率信道上的输出是相位调制(PM)和幅度调制(AM)的调制波的和。为了简化描述，没有描述用于模拟QAM的内部电路。应该注意的是，大量QAM电路是可用的并且这种技术对于本领域的普通技术人员来说是公知的。应该意识到，不同形式的QAM是可用的并且本文档来自技高网...
【技术保护点】
一种用于串行化和解串行芯片到芯片通信的设备，包括：串行器，被配置为串行化并调制数字数据比特，所述串行器具有跟踪脉冲生成器和数据缓冲器，该跟踪脉冲生成器和数据缓冲器的数字数据比特输出被多个调制器调制到多个模拟频率信号中，该多个模拟频率信号被配置为通过I/O信道传输至片外解串器；和解串器，其具有多个解调器，该多个解调器被配置为通过I/O信道接收所述多个模拟频率信号并对这些信号解调以由跟踪脉冲重构电路和数据缓冲器接收；其中，所述跟踪脉冲重构电路生成同步信号以触发从所述解调器到所述接收器数据缓冲器的输出，将数据锁存在所述接收器数据缓冲器内，并指示数字数据比特能够从所述接收器数据缓冲器中读取。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：S·J·李，M·弗兰克·常，Y·金，
申请(专利权)人：加利福尼亚大学董事会，
类型：发明
国别省市：美国;US
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