排水管网流速的测量电路制造技术

本实用新型专利技术公开了一种排水管网流速的测量电路，本实用新型专利技术包括RAM板基本电路部分、信号发生电路部分和信号输出电路部分。所述的RAM板基本电路部分包括CPU、稳压电源模块电路、电压滤波模块电路、电压转换模块电路、串口下载程序模块电路、时钟模块电路、调试模块电路、启动模块电路和CAN收发模块电路；信号发生电路主要包括稳压电源电路、方波发生电路、正弦波发生电路、滤波电路和放大电路。信号输出电路部分包括仪表放大器模块电路、绝对值模块电路、输出电压滤波模块电路。本实用新型专利技术电路设计简单，性价比高，可实现实时通信，实用价值明显。

【技术实现步骤摘要】

本技术属于工业控制
，涉及一种电路，具体涉及一种排水管网流速检测装置的电路。
技术介绍
农村城镇化的脚步越来越快，城市发展也突飞猛进，伴随而来的城市排水问题已成为制约城市快速发展的突出问题之一。新型城市排水系统主要针对城市现有排水设施，通过排水系统管网模型和实时监测数据，整体优化排水系统运行，提高泵站网络的综合运行效率、节能降耗，提高城市的预洪、防洪能力。因此，排水管网的检测装置是十分重要的，特别是管网内液体流速的检测装置。
技术实现思路
本技术的目的就是针对排水领域相关技术的不完整，提供了一种可靠的、稳定的、可通信的排水管网流速检测装置的电路。为实现以上目的，本技术采用的技术方案为:一种排水管网流速的测量电路，包括RAM板基本电路部分、信号发生电路部分和信号输出电路部分。RAM板基本电路部分包括CPU、稳压电源模块电路、电压滤波模块电路、电压转换模块电路、串口下载程序模块电路、时钟模块电路、调试模块电路、启动模块电路和CAN收发模块电路；所述的CPU采用STM32F103RC芯片；所述稳压电源电路模块包括五个电容。其中第一滤波电容C7的一端、第二滤波电容C8的一端、第三滤波电容C9的一端、第四滤波电容ClO的一端、第五滤波电容Cll的一端都与电源VCC端连接，五个滤波电容的另外一端都接地。所述电压滤波模块由两个电容。其中第六滤波电容C14的一端、第七滤波电容C13的一端都与模拟电源AVCC的一端连接并接CPU的13脚，两个滤波电容的另外一端都接地模拟地AGND。所述电压转换模块包括两个电容。其中第八滤波电容C15的一端与CPU的47脚连接，另一端接地。第九滤波电容C16的一端与CPU的31脚连接，另一端接地。所述串口下载程序模块包括三个电阻和一个电容。第一分压电阻R5的一端与第二分压电阻R7的一端、第三分压电阻R8连接。第一分压电阻R5的另一端接电源VCC，第二分压电阻R7的另一端与CPU的管脚60连接。第一储能电容C12的一端与CPU的NRST接口相连，另一端与第三分压电阻R8的另一端连接并接地。所述时钟模块包括一个晶振和两个电容；第一晶振Yl的一端与第二储能电容Cl的一端连接，并与CPU的管脚6连接；第一晶振Yl的另一端与第三储能电容C2的一端连接，并与CPU的管脚5连接。第一储能电容Cl的另一端、第二储能电容C2的另一端接地。所述调试模块包括一个发光二极管和一个电阻。第四分压电阻R6的一端与CPU的PA 15/JTDI引脚连接，另一端与发光二极管DSl的正极连接，发光二极管DSl的负极接地。所述启动模块包括一个电阻。第一上拉电阻R9的一端与CPU的管脚28连接，另一端接地。所述CAN收发模块包括四个电阻、三个电容、四个瞬态抑制二极管和CAN接口集成芯片Ul ;CAN接口集成芯片Ul的型号为SN65HVD1050 ;第一瞬态抑制二极管TVSl的阳极、第二瞬态抑制二极管TVS2的阳极、第三瞬态抑制二极管TVS3的阳极、第四瞬态抑制二极管TVSl的阳极与十字热电偶的正极连接。第一瞬态抑制二极管TVSl的阴极、第二瞬态抑制二极管TVS2的阴极与CAN接口集成芯片Ul的7脚连接。第三瞬态抑制二极管TVS3的阴极、第四瞬态抑制二极管TVS4的阴极与CAN接口集成芯片Ul的6脚连接。CAN接口集成芯片Ul的4脚与第二上拉电阻Rl的一端连接，CAN接口集成芯片Ul的I脚与第三上拉电阻R2的一端连接，第二上拉电阻Rl的另一端与第三上拉电阻R2的另一端、第九滤波电容C5 —端、第十滤波电容C6的一端以及CAN接口集成芯片Ul的管脚3连接并接+5V电源。第九滤波电容C5另一端、第十滤波电容C6的另一端以及CAN接口集成芯片Ul的管脚2连接并接地，CAN接口集成芯片Ul的管脚5与第^^一滤波电容C4的一端连接，第i^一滤波电容C4的另一端接地，CAN接口集成芯片Ul的管脚8悬空；所述的CPU的12脚接数字地，18脚、67脚接数字地，19脚、64脚、48脚、32脚接VCC ；CPU在本文中未提到的引脚皆架空；接插件RJl的4脚、5脚依次与CAN接口集成芯片Ul的7脚、6脚连接，I脚、2脚、3脚、6脚、7脚、8脚接地；接插件RJ2的4脚、5脚依次与CAN接口集成芯片Ul的7脚、6脚连接，I脚、2脚、3脚、6脚、7脚、8脚接地；接插件P_CANH1的I脚与CAN接口集成芯片Ul的7脚连接，2脚与第四上拉电阻R3的一端连接，接插件P_CANL1的I脚与CAN接口集成芯片Ul的6脚连接，2脚与第五上拉电阻R4的一端连接，第四上拉电阻R3的另一端与第五上拉电阻R4的另一端、第二十八滤波电容C3的一端连接，第二十八滤波电容C3的另一端接地；此外还有外部供电接口 JPl，管脚I接电源VCC，管脚2接模拟电源AVCC，管脚3接VEE,管脚4接地。供电接P JP2，管脚I接电源VCC,管脚2接CPU的管脚46，管脚3接CPU的管脚49，管脚4接地。信号发生电路包括稳压电源电路、方波发生电路、正弦波发生电路、滤波电路和放大电路。所述稳压电源电路包括两个电容。第十二滤波电容C24的一端和第十三滤波电容C25的一端接电源VCC，第十二滤波电容C24和第十三滤波电容C25的另一端接地；所述方波发生电路包括一个无源晶振和一个电容。第十四滤波电容C33的一端以及无源晶振X17的4脚接电源VCC，第十四滤波电容C33的另一端以及晶振X17的管脚2接地，无源晶振X17的管脚I悬空。所述正弦波发生电路包括一个9833芯片UlO、两个电容。第十五滤波电容C23的一端与9833芯片UlO的管脚I连接，第十五滤波电容C23的另一端以及9833芯片UlO的管脚2与电源VCC连接。第十六滤波电容C30的一端与9833芯片UlO的管脚3连接，第十六滤波电容C30的另一端以及9833芯片UlO的管脚4接地；9833芯片UlO的管脚5与无源晶振X17的管脚3连接。9833芯片UlO的9脚接地。9833芯片UlO的管脚6、管脚7、管脚8依次与CPU的管脚36、管脚34、管脚33连接。所述滤波电路包括两个电阻、五个电容和两个电感。第一滤波电阻R30的一端与第十七滤波电容C32的一端、9833芯片UlO的管脚10连接。第一滤波电阻R30的另一端与第十七滤波电容C32的另一端接地。第十八滤波电容C27的一端与第十九滤波电容C28的一端、第二十滤波电容C31的一端、第一滤波电感L17的一端、第二滤波电感L18的一端连接，第二滤波电容C27的另一端与第一滤波电感L17的另一端、9833芯片UlO的管脚10连接。第二滤波电感L18的另一端与第十九滤波电容C28的另一端、第二^^一滤波电容C29的一端、第二滤波电阻R29的一端、第一耦合电容C26的一端连接。第二十滤波电容C31的另一端、第二i^一滤波电容C29的另一端、第二滤波电阻R29的另一端接地。所述放大电路包括两个电阻、一个电容、一个运算放大器；所述的运算放大器的型号为 EL5100W ；运算放大器P19的输出端O管脚与超前补偿电路的第三滤波电阻R27和超前补偿电路的第二十七滤波电容C22的一端相连，超前补偿电路的第三滤波电阻R27的另一端和超前补偿电路的第二十七滤波电容C22的另一端、本文档来自技高网...

【技术保护点】
排水管网流速的测量电路，包括RAM板基本电路部分、信号发生电路部分和信号输出电路部分；其特征在于：RAM板基本电路部分包括CPU、稳压电源模块电路、电压滤波模块电路、电压转换模块电路、串口下载程序模块电路、时钟模块电路、调试模块电路、启动模块电路和CAN收发模块电路；所述的CPU采用STM32F103Rc芯片；所述稳压电源电路模块包括五个电容；其中第一滤波电容C7的一端、第二滤波电容C8的一端、第三滤波电容C9的一端、第四滤波电容C10的一端、第五滤波电容C11的一端都与电源VCC端连接，五个滤波电容的另外一端都接地；所述电压滤波模块由两个电容；其中第六滤波电容C14的一端、第七滤波电容C13的一端都与模拟电源AVCC的一端连接并接CPU的13脚，两个滤波电容的另外一端都接地模拟地AGND；所述电压转换模块包括两个电容；其中第八滤波电容C15的一端与CPU的47脚连接，另一端接地；第九滤波电容C16的一端与CPU的31脚连接，另一端接地；所述串口下载程序模块包括三个电阻和一个电容；第一分压电阻R5的一端与第二分压电阻R7的一端、第三分压电阻R8连接；第一分压电阻R5的另一端接电源VCC,第二分压电阻R7的另一端与CPU的管脚60连接；第一储能电容C12的一端与CPU的NRST接口相连，另一端与第三分压电阻R8的另一端连接并接地；所述时钟模块包括一个晶振和两个电容；第一晶振Y1的一端与第二储能电容C1的一端连接，并与CPU的管脚6连接；第一晶振Y1的另一端与第三储能电容C2的一端连接，并与CPU的管脚5连接；第一储能电容C1的另一端、第二储能电容C2的另一端接地；所述调试模块包括一个发光二极管和一个电阻；第四分压电阻R6的一端与CPU的PA15/JTDI引脚连接，另一端与发光二极管DS1的正极连接，发光二极管DS1的负极接地；所述启动模块包括一个电阻；第一上拉电阻R9的一端与CPU的管脚28连接，另一端接地；所述CAN收发模块包括四个电阻、三个电容、四个瞬态抑制二极管和CAN接口集成芯片U1；CAN接口集成芯片U1的型号为SN65HVD1050；第一瞬态抑制二极管TVS1的阳极、第二瞬态抑制二极管TVS2的阳极、第三瞬态抑制二极管TVS3的阳极、第四瞬态抑制二极管TVS1的阳极与十字热电偶的正极连接；第一瞬态抑制二极管TVS1的阴极、第二瞬态抑制二极管TVS2的阴极与CAN接口集成芯片U1的7脚连接；第三瞬态抑制二极管TVS3的阴极、第四瞬态抑制二极管TVS4的阴极与CAN接口集成芯片U1的6脚连接；CAN接口集成芯片U1的4脚与第二上拉电阻R1的一端连接，CAN接口集成芯片U1的1脚与第三上拉电阻R2的一端连接，第二上拉电阻R1的另一端与第三上拉电阻R2的另一端、第九滤波电容C5一端、第十滤波电容C6的一端以及CAN接口集成芯片U1的管脚3连接并接+5V电源；第九滤波电容C5另一端、第十滤波电容C6的另一端以及CAN接口集成芯片U1的管脚2连接并接地，CAN接口集成芯片U1的管脚5与第十一滤波电容C4的一端连接，第十一滤波电容C4的另一端接地，CAN接口集成芯片U1的管脚8悬空；所述的CPU的12脚接数字地，18脚、67脚接数字地，19脚、64脚、48脚、32脚接VCC；CPU在本文中未提到的引脚皆架空；接插件RJ1的4脚、5脚依次与CAN接口集成芯片U1的7脚、6脚连接，1脚、2脚、3脚、6脚、7脚、8脚接地；接插件RJ2的4脚、5脚依次与CAN接口集成芯片U1的7脚、6脚连接，1脚、2脚、3脚、6脚、7脚、8脚接地；接插件P_CANH1的1脚与CAN接口集成芯片U1的7脚连接，2脚与第四上拉电阻R3的一端连接，接插件P_CANL1的1脚与CAN接口集成芯片U1的6脚连接，2脚与第五上拉电阻R4的一端连接，第四上拉电阻R3的另一端与第五上拉电阻R4的另一端、第二十八滤波电容C3的一端连接，第二十八滤波电容C3的另一端接地；此外还有外部供电接口JP1，管脚1接电源VCC，管脚2接模拟电源AVCC，管脚3接VEE，管脚4接地；供电接口JP2，管脚1接电源VCC，管脚2接CPU的管脚46,管脚3接CPU的管脚49，管脚4接地；信号发生电路包括稳压电源电路、方波发生电路、正弦波发生电路、滤波电路和放大电路；所述稳压电源电路包括两个电容；第十二滤波电容C24的一端和第十三滤波电容C25的一端接电源VCC，第十二滤波电容C24和第十三滤波电容C25的另一端接地；所述方波发生电路包括一个无源晶振和一个电容；第十四滤波电容C33的一端以及无源晶振X17的4脚接电源VCC，第十四滤波电容C33的另一端以及晶振X17的管脚2接地，无源晶振X17的管脚1悬空；所述正弦波发生电路包括一个9833芯片U10、两个电容；第十五滤波电容C23的一端与98...

【技术特征摘要】

【专利技术属性】
技术研发人员：薛安克，徐雍，邹洪波，鲁仁全，柏建军，
申请(专利权)人：杭州电子科技大学，
类型：新型
国别省市：浙江;33