本实用新型专利技术涉及一种基于FPGA的光栅细分装置，属于光栅细分处理技术领域。本实用新型专利技术FPGA器件输出信号控制A/D转换电路的时钟和片选端；输入信号经过差分放大电路Ⅰ、差分放大电路Ⅱ后：经过过零比较电路Ⅰ、过零比较电路Ⅱ生成2位电平信号；同时经过绝对值电路Ⅰ、绝对值电路Ⅱ得到绝对值信号：绝对值信号经过比较器Ⅱ得到1位电平信号，绝对值信号同时经过比较器Ⅰ、模拟选择器、跟随电路、A/D转换电路将读数头输出的正弦信号每个周期分成8个线性区间并对8个区间逐个进行精细分得到8位电平信号。本实用新型专利技术加快了细分数据处理算法的运算速度，克服单片机和DSP导致的运算速度慢的缺点，提高了细分倍数。
【技术实现步骤摘要】
本技术涉及一种基于FPGA的光栅细分装置，属于光栅细分处理
技术介绍
光栅作为精密测量的一种工具，已在精密仪器、大行程精密定位、高精度加工等领 域得到了广泛的应用。光栅测量技术是以光栅形成的莫尔条纹为基础的。由于两块叠放在 一起的光栅的相对移动，会产生光强度周期性的变化，此光信号经光电转换成周期性的电 信号，对此电信号进行一系列处理，即可获得光栅相对移动的位移量。 通过对莫尔条纹的进一步细分，光栅测量可以获得更高的精度。莫尔条纹细分方 法有光学细分法、机械细分法和电子学细分法。所谓电子学细分法是把周期性变化的莫尔 条纹信号，经光电转换和信号处理后得到较理想的正弦信号，用电子学的方法对正弦波再 进行细分。电子细分法的实时性非常好，读数很快，适合于动态测量场合，这些优点恰好是 电力传动系统所看重的，所以电子细分法已经成为目前细分技术主流。 电子学细分方法主要有以下六种：四倍频细分辨向法、幅值分割细分法、锁相倍频 细分法、电阻链移相细分法、载波调制细分法。四倍频辨向细分和电阻链移相细分电路虽然 简单但细分倍数很低。锁相倍频细分和载波调制细分对编码器输入信号频率要求很高，如 果频率变化过快会导致细分误差大。幅值分割方法细分倍数高，适合高倍频细分场合，但通 常采用信号调理电路和单片机或和DSP结合办法，由于单片机和DSP在处理细分算法时速 度也不够快，导致细分装置在高精度、高分辨率细分场合不能满足要求，而且最多只能实现 上百细分。由于集成逻辑器器件的飞速发展，利用可编程逻辑器件高速并行处理能够提高 处理速度和集成化。
技术实现思路
针对上述现有技术，为克服单片机和DSP导致的运算速度慢的缺点，提高细分倍 数等，本技术提供了一种基于FPGA的光栅细分装置。 本技术的技术方案是：一种基于FPGA的光栅细分装置，包括输入信号1、差分 放大电路I 2、差分放大电路II 3、绝对值电路I 4、绝对值电路II 5、比较器I 6、模拟选择器 7、比较器II 8、过零比较电路I 9、过零比较电路II 10、跟随电路11、A/D转换电路12、FPGA 器件13 ; 其中，FPGA器件13输出信号控制A/D转换电路12的时钟和片选端； 输入信号1经过差分放大电路I 2、差分放大电路II 3后：经过过零比较电路I 9、 过零比较电路II 10生成2位电平信号；同时经过绝对值电路I 4、绝对值电路II 5得到绝对 值信号：绝对值信号经过比较器II 8得到1位电平信号，绝对值信号同时经过比较器I 6、 模拟选择器7、跟随电路11、A/D转换电路12将读数头输出的正弦信号每个周期分成8个 线性区间并对8个区间逐个进行精细分得到8位电平信号； 3位电平信号、8位电平信号同时输入至FPGA器件13。 所述FPGA器件13包括A/D控制模块、数据缓冲模块、8细分模块、综合数据处理模 块；其中A/D控制模块通过输出接口与A/D转换电路12控制端相连，A/D转换电路12通过 FPGA器件13的输入接口与数据缓冲模块相连，比较器8、过零比较电路I 9和过零比较电 路II 10通过FPGA器件13的输入接口与8细分模块相连，数据缓冲模块、8细分模块再与综 合数据处理模块相连，综合数据处理模块与FPGA器件13输出接口相连。 所述A/D模块为锁相环PLL电路；其中锁相环PLL电路的频率输出端连接A/D转 换电路12控制端。 所述数据缓冲模块包括D触发器I和D触发器II ;其中A/D转换电路12输出端与 D触发器I的输入端相连，D触发器I的输出端连接D触发器II的输入端，D触发器II的输 出端与综合数据处理模块输入端连接。 所述8细分模块包括D触发器III、D触发器IV、数值比较器I、D触发器V、D触发 器VI、数值比较器II和计数器；其中3位电平信号依次缓存到D触发器III、D触发器IV ;数值 比较器I比较D触发器III、D触发器IV的缓存值输出2路电平信号到D触发器V ;2路电平 信号依次缓存到D触发器V和D触发器VI ;数值比较器II比较D触发器V和D触发器VI的 缓存电平信号输出控制信号至计数器；计数器输出端与综合数据处理模块输入端连接。 所述综合数据处理模块包括D触发器VE、D触发器VDI、加法器I、加法器II、加法器 III、移位寄存器I、移位寄存器II、减法器和数据选择器；其中D触发器II的输出端与D触发 器W输入端连接，D触发器W输出端连接加法器I和加法器II输入端；加法器I输出端连 接减法器输入端，减法器输出端连接数据选择器输入端；加法器II输出端连接数据选择器 输入端；计数器输出端与D触发器VDI输入端连接，D触发器VDI输出端连接加法器III、移位寄 存器I输入端和数据选择器控制端；加法器III输出端连接移位寄存器II输入端，移位寄存 器II输出端连接减法器输入端；移位寄存器I输出端连接加法器II输入端。 其中，A/D转换电路可为TEXAS INSTRUMENTS公司生产的ADC芯片TLV5510,模拟选 择器可为Analog Devices公司生产的AD7502，FPGA器件为ALTERA公司生产的Cyclone II 系列 EP2C5T144C8。 本技术的工作原理是： 读数头输出4路相位差90°的正弦信号即八、13、(]、0，外部输入信号经差分放大电 路输出2路相位差90°的正弦信号E、F。正弦信号E、F经过绝对值电路、比较器、过零比 较电路输出3个电平信号SIGNAL1、SIGNAL2、SIGNAL3。每个周期的正弦信号E、F经过绝对 值电路、比较器、模拟选择器、跟随电路、A/D转换电路被分成8个线性区间，A/D转换电路输 出每个周期中8个线性区间的精细分数据，即1/8栅距精细分数据D0-D7 ;FPGA器件读输入 的3个电平信号SIGNAL1、SIGNAL2、SIGNAL3,根据电平信号变化特点即每移动1/8栅距计 数一次，得到数据DAT_8 ;FPGA器件读输入的A/D转换电路输出每个周期中8个区间中精细 分数据D0-D7,得到数据DAT_AD。 A/D转换电路中A/D器件位数为n，则每个线性区间细分数为2Λ，即1/8栅距精细 分数据为2"，总的细分数为8 X 2"。若本装置采用8位A/D，故总的细分数为8 X 2"=2048,即 将每个栅距进行2048细分。 光栅每移动1/2048个栅距，FPGA器件根据数据DAT_8和数据DAT_AD计 数一次，即输出数据SUM_DAT。判断DAT_8的奇偶性，当DAT_8为奇数时，则输出 SUM：J}AT=(DiT__8+l) x256-Di〇!AD-；l。当 DAT_8 为偶数时，则输出 SUM_DAT=DAT_8 x 256+DAT_AD〇 一种基于FPGA的光栅信号细分装置的具体实现方式如下： 前置信号处理电路。前置信号处理电路主要由差分放大电路、绝对值电路、比较 器、模拟选择器、过零比较电路、跟随电路、A/D转换电路连接而成。利用绝对值电路、比较器 和过零比较电路将读数头输出的正弦信号每个周期分成8个区间，比较器输出8细分需要 的3个电平信号SIGNAL1、SIGNAL2、SIGNAL3。利用绝对值电路、比较器、模拟选本文档来自技高网...
【技术保护点】
一种基于FPGA的光栅细分装置，其特征在于：包括输入信号（1）、差分放大电路Ⅰ（2）、差分放大电路Ⅱ（3）、绝对值电路Ⅰ（4）、绝对值电路Ⅱ（5）、比较器Ⅰ（6）、模拟选择器（7）、比较器Ⅱ（8）、过零比较电路Ⅰ（9）、过零比较电路Ⅱ（10）、跟随电路（11）、A/D转换电路（12）、FPGA器件（13）；其中，FPGA器件（13）输出信号控制A/D转换电路（12）的时钟和片选端；输入信号（1）经过差分放大电路Ⅰ（2）、差分放大电路Ⅱ（3）后：经过过零比较电路Ⅰ（9）、过零比较电路Ⅱ（10）生成2位电平信号；同时经过绝对值电路Ⅰ（4）、绝对值电路Ⅱ（5）得到绝对值信号：绝对值信号经过比较器Ⅱ（8）得到1位电平信号，绝对值信号同时经过比较器Ⅰ（6）、模拟选择器（7）、跟随电路（11）、A/D转换电路（12）将读数头输出的正弦信号每个周期分成8个线性区间并对8个区间逐个进行精细分得到8位电平信号；3位电平信号、8位电平信号同时输入至FPGA器件（13）。
【技术特征摘要】
【专利技术属性】
技术研发人员：李彬华，丁旭，
申请(专利权)人：昆明理工大学，
类型：新型
国别省市：云南;53
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