改进的相位插值器制造技术

本发明专利技术提供一种改进的相位插值器，其包括：时钟选择译码器，用于对插值控制码进行译码得到一组时钟选择码；相位选择译码器，用于对插值控制码进行译码得到相位选择码；第一时钟选择电路，根据所述一组时钟选择码输出第一或第三时钟信号；第二时钟选择电路，根据所述一组时钟选择码输出第二或第四时钟信号；相位插值电路，根据相位选择码对第一或第二时钟选择电路输出的时钟信号进行插值并输出插值后的时钟信号；时钟切换判断电路，其根据所述一组时钟选择码中的时钟选择码的变化判断是否会进行时钟信号切换，如果是，使得所述相位选择译码器将相位选择码设定为预定的码值并输出。这样能够避免时钟切换过程中产生的毛刺对相位插值器输出信号的影响。

【技术实现步骤摘要】
改进的相位插值器
本专利技术涉及相位插值器
，特别涉及一种新型的相位插值器，其能够避免了时钟切换过程中产生的毛刺对相位插值器输出信号的影响，它能极大地提高系统的性能与稳定性。
技术介绍
相位插值器(phaseinterpolator)可以将周期相同而相位不同的两个周期性的输入信号S1和S2按比例混合产生一个相位介于两者之间的相同周期的输出信号。如图1所示的，所述相位插值器100其包括第一时钟选择电路110、第二时钟选择电路120和相位插值电路130。第一时钟选择电路110的第一输入端输入相位为0的第一时钟信号CLK0，第二输入端输入相位为180的第三时钟信号CLK180，其根据控制信号Sel1选择第一时钟信号CLK0和第三时钟信号CLK180输出作为时钟信号S1。第二时钟选择电路120的第一输入端输入相位为90的第二时钟信号CLK90，第二输入端输入相位为270的第四时钟信号CLK270，其根据控制信号Sel2选择第二时钟信号CLK90和第四时钟信号CLK270输出作为时钟信号S2。第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号的周期相同，相位不同。所述相位插值电路130的第一输入端接收所述时钟信号S1，第二输入端接收所述时钟信号S2，其根据权重控制信号w将时钟信号S1和S2混合成一个相位介于S1和S2之间的时钟信号Sout。插值输出的时钟信号Sout的相位的计算公式如下：其中θSout为时钟信号Sout的相位，θS1为时钟信号S1的相位，θS2为时钟信号S2的相位，w的取值从0到W。可以看出，通过控制所述权重控制信号w，插值后的时钟信号Sout的相位可以为从θS1到θS2的任一相位。图2示意出了两个输入时钟信号S1和S2插值后得到一个输出时钟信号Sout的相位示意图。结合图3所示，如果希望插值得到相位在0度到90度之间的时钟信号时，第一时钟选择电路110选通第一时钟信号CLK0，第二时钟选择电路120选通第二时钟信号CLK90。如果希望插值得到相位在90度到180度之间的时钟信号时，第一时钟选择电路110选通第三时钟信号CLK180，第二时钟选择电路120选通第二时钟信号CLK90，此时第一时钟选择电路110切换了一次输入的时钟信号，即将第一时钟信号CLK0切换为第三时钟信号CLK180。如果希望插值得到相位在180度到270度之间的时钟信号时，第一时钟选择电路110选通第三时钟信号CLK180，第二时钟选择电路120选通第四时钟信号CLK270，此时第二时钟选择电路120切换了一次输入的时钟信号，即将第二时钟信号CLK90切换为第四时钟信号CLK270。如果希望插值得到相位在270度到0度之间的时钟信号时，第一时钟选择电路110选通第一时钟信号CLK0，第二时钟选择电路120选通第四时钟信号CLK270，此时第一时钟选择电路110切换了一下输入的时钟信号，即将第三时钟信号CLK180切换为第一时钟信号CLK0。所述相位插值器在输入的时钟信号的切换过程中很可能会导致输出的插值后的时钟信号产生毛刺。如图4所示的，在第三时钟信号CLK180被切换成第一时钟信号CLK0时，插值后的时钟信号会在切换点处产生毛刺。现有的相位插值器的时钟切换过程中通常会产生毛刺。由于无法避免时钟切换产生的毛刺对相位插值器输出信号的影响，它将严重地损害相位插值的质量。在时钟数据恢复环路的应用中，它会严重降低时钟数据恢复环路的性能，在极端的情况下可能会使环路失锁(unlock)。因此，有必要提出一种新型的相位插值器，以克服上述问题。
技术实现思路
本专利技术的目的在于提供一种新型的相位插值器，其能够避免了时钟切换过程中产生的毛刺对相位插值器输出信号的影响，它能极大地提高系统的性能与稳定性。为了解决上述问题，本专利技术提供一种相位插值器，其包括：时钟选择译码器，用于利用采样时钟对输入的插值控制码进行译码得到一组时钟选择码，所述一组时钟选择码中均包括多个时钟选择码；相位选择译码器，用于利用采样时钟对输入的插值控制码进行译码得到相位选择码；第一时钟选择电路，其具有第一输入端、第二输入端和输出端，第一输入端接收第一时钟信号，第二输入端接收第三时钟信号，第一时钟选择电路根据所述一组时钟选择码有选择的输出第一时钟信号或第三时钟信号；第二时钟选择电路，其具有第三输入端、第四输入端和输出端，第三输入端接收第二时钟信号，第四输入端接收第四时钟信号，第二时钟选择电路根据所述一组时钟选择码有选择的输出第二时钟信号或第四时钟信号；相位插值电路，其第一输入端与第一时钟选择电路的输出端相连，其第二输入端与第二时钟选择电路的输出端相连，其控制端与相位选择译码器的输出端相连，其根据相位选择码对两个输入端输入的时钟信号进行插值，并输出插值后的时钟信号；时钟切换判断电路，其根据所述一组时钟选择码中的时钟选择码的变化判断第一时钟选择电路是否会进行时钟信号切换和/或第二时钟选择电路是否会进行时钟信号切换，如果是，则输出时钟信号切换脉冲；在所述时钟信号切换脉冲有效期间，所述相位选择译码器会将相位选择码设定为预定的码值并输出，在此期间，第一时钟选择电路完成时钟信号切换和/或第二时钟选择电路完成时钟信号切换，在所述时钟信号切换脉冲无效期间，所述相位选择译码器会正常的输出译码得到的相位选择码。进一步的，所述一组时钟选择码中均包括有第一时钟选择码、第二时钟选择码、第三时钟选择码和第四时钟选择码，第一时钟选择电路具有第一控制端和第二控制端，其第一控制端接收所述一组时钟选择码中的第一时钟选择码，其第二控制端接收所述一组时钟选择码中的第三时钟选择码，其在第一时钟选择码有效，且在第三时钟选择码无效时，输出第一时钟信号，其在第一时钟选择码无效，且在第三时钟选择码有效时，输出第三时钟信号；第二时钟选择电路具有第三控制端和第四控制端，其第三控制端接收所述一组时钟选择码中的第二时钟选择码，其第四控制端接收所述一组时钟选择码中的第四时钟选择码，其在第二时钟选择码有效，且在第四时钟选择码无效时，输出第二时钟信号，其在第二时钟选择码无效，且在第四时钟选择码有效时，输出第四时钟信号。进一步的，第一时钟信号和第三时钟信号的相位相差180度，第二时钟信号和第四时钟信号的相位相差180度，第一时钟信号和第二时钟信号的相位相差90度，第三时钟信号与第四时钟信号的相位相差90度。进一步的，所述相位选择码包括第一权重码和第二权重码，第一权重码为第一时钟选择电路输出的时钟信号的插值权重，第二权重码为第二时钟选择电路输出的时钟信号的插值权重，相位插值电路根据第一权重码和第二权重码对两个输入端输入的时钟信号进行插值，并输出插值后的时钟信号，第二权重码与第一权重码的和为恒定值。进一步的，根据所述一组时钟选择码中的第一时钟选择码和第三时钟码的变化判断第一时钟选择电路是否会进行时钟信号切换，如果是，则时钟切换判断电路输出第一时钟信号切换脉冲，在第一时钟信号切换脉冲有效期间，所述相位选择译码器会将译码得到的相位选择码中的第一权重码设定为预定最低权重值，将译码得到的相位选择码中的第二权重码设定为预定最高权重值，在第一时钟信号切换脉冲无效期间，所述相位选择译码器正常输出译码得到的相位选择码的第一权重码和第二权本文档来自技高网...

【技术保护点】
一种相位插值器，其特征在于，其包括：时钟选择译码器，用于利用采样时钟对输入的插值控制码进行译码得到一组时钟选择码，所述一组时钟选择码中均包括多个时钟选择码；相位选择译码器，用于利用采样时钟对输入的插值控制码进行译码得到相位选择码；第一时钟选择电路，其具有第一输入端、第二输入端和输出端，第一输入端接收第一时钟信号，第二输入端接收第三时钟信号，第一时钟选择电路根据所述一组时钟选择码有选择的输出第一时钟信号或第三时钟信号；第二时钟选择电路，其具有第三输入端、第四输入端和输出端，第三输入端接收第二时钟信号，第四输入端接收第四时钟信号，第二时钟选择电路根据所述一组时钟选择码有选择的输出第二时钟信号或第四时钟信号；相位插值电路，其第一输入端与第一时钟选择电路的输出端相连，其第二输入端与第二时钟选择电路的输出端相连，其控制端与相位选择译码器的输出端相连，其根据相位选择码对两个输入端输入的时钟信号进行插值，并输出插值后的时钟信号，时钟切换判断电路，其根据所述一组时钟选择码中的时钟选择码的变化判断第一时钟选择电路是否会进行时钟信号切换和/或第二时钟选择电路是否会进行时钟信号切换，如果是，则输出时钟信号切换脉冲；在所述时钟信号切换脉冲有效期间，所述相位选择译码器会将相位选择码设定为预定的码值并输出，在此期间，第一时钟选择电路完成时钟信号切换和/或第二时钟选择电路完成时钟信号切换，在所述时钟信号切换脉冲无效期间，所述相位选择译码器会正常的输出译码得到的相位选择码。...

【技术特征摘要】
1.一种相位插值器，其特征在于，其包括：时钟选择译码器，用于利用采样时钟对输入的插值控制码进行译码得到一组时钟选择码，所述一组时钟选择码中均包括多个时钟选择码；相位选择译码器，用于利用采样时钟对输入的插值控制码进行译码得到相位选择码；第一时钟选择电路，其具有第一输入端、第二输入端和输出端，第一输入端接收第一时钟信号，第二输入端接收第三时钟信号，第一时钟选择电路根据所述一组时钟选择码有选择的输出第一时钟信号或第三时钟信号；第二时钟选择电路，其具有第三输入端、第四输入端和输出端，第三输入端接收第二时钟信号，第四输入端接收第四时钟信号，第二时钟选择电路根据所述一组时钟选择码有选择的输出第二时钟信号或第四时钟信号；相位插值电路，其第一输入端与第一时钟选择电路的输出端相连，其第二输入端与第二时钟选择电路的输出端相连，其控制端与相位选择译码器的输出端相连，其根据相位选择码对两个输入端输入的时钟信号进行插值，并输出插值后的时钟信号，时钟切换判断电路，其根据所述一组时钟选择码中的时钟选择码的变化判断第一时钟选择电路是否会进行时钟信号切换和/或第二时钟选择电路是否会进行时钟信号切换，如果是，则输出时钟信号切换脉冲；在所述时钟信号切换脉冲有效期间，所述相位选择译码器会将相位选择码设定为预定的码值并输出，在此期间，第一时钟选择电路完成时钟信号切换和/或第二时钟选择电路完成时钟信号切换，在所述时钟信号切换脉冲无效期间，所述相位选择译码器会正常的输出译码得到的相位选择码。2.根据权利要求1所述的相位插值器，其特征在于，所述一组时钟选择码中均包括有第一时钟选择码、第二时钟选择码、第三时钟选择码和第四时钟选择码，第一时钟选择电路具有第一控制端和第二控制端，其第一控制端接收所述一组时钟选择码中的第一时钟选择码，其第二控制端接收所述一组时钟选择码中的第三时钟选择码，其在第一时钟选择码有效，且在第三时钟选择码无效时，输出第一时钟信号，其在第一时钟选择码无效，且在第三时钟选择码有效时，输出第三时钟信号；第二时钟选择电路具有第三控制端和第四控制端，其第三控制端接收所述一组时钟选择码中的第二时钟选择码，其第四控制端接收所述一组时钟选择码中的第四时钟选择码，其在第二时钟选择码有效，且在第四时钟选择码无效时，输出第二时钟信号，其在第二时钟选择码无效，且在第四时钟选择码有效时，输出第四时钟信号。3.根据权利要求2所述的相位插值器，其特征在于，第一时钟信号和第三时钟信号的相位相差180度，第二时钟信号和第四时钟信号的相位相差180度，第一时钟信号和第二时钟信号的相位相差90度，第三时钟信号与第四时钟信号的相位相差90度。4.根据权利要求2所述的相位插值器，其特征在于，所述相位选择码包括第...

【专利技术属性】
技术研发人员：周玉镇，戴颉，李耿民，庄志青，职春星，
申请(专利权)人：灿芯半导体上海有限公司，
类型：发明
国别省市：上海;31