一种基于FPGA的FLASH读写控制实验装置，对整个装置进行控制的控制器；通信电路，该电路与控制器相连；FLASH读写控制电路，该电路与控制器相连。由于本实用新型专利技术采用FPGA芯片，使得电路简单外围元件减少，提高了学生的认识，扩展了学生的视野，便于学生对FPGA的控制过程的理解，以及远程通信和管理的充分认识。
【技术实现步骤摘要】
本技术属于自动控制
，具体涉及到基于FPGA的FLASH读写控制实验 目.ο
技术介绍
FLASH电路是一种存储电路，它具有掉电不丢失，能长久地保持数据的特点。基于的FLASH产品广泛应用于现实生活中，如U盘、SD卡等，所以研宄FLASH有重要意义。学生实验中经常要用到FLASH存储器，而这种FLASH读写控制实验装置存在下述不足:不方便数据存储；电路复杂；FLASH的读写控制方式是由软件程序实现的；不具有通信接口、及网络连接和管理能力。
技术实现思路
本技术所要解决的技术问题在于克服现有FLASH读写控制实验装置的缺点，提供一种电路简单、集成度高、具有通信接口和网络连接能力的基于FPGA的FLASH读写控制实验装置。解决上述技术问题所采用的技术方案是它具有:对整个装置进行控制的控制器；通信电路，该电路与控制器相连；FLASH读写控制电路，该电路与控制器相连。本技术的控制器为:集成电路U3的8脚接集成电路Ul的13脚、10脚接集成电路Ul的16脚，集成电路U3的28脚、30脚?34脚、38脚、39脚、42脚?44脚、46脚、49脚、50脚?55脚、58脚?60脚、64脚?77脚、80脚、83脚?87脚接集成电路U2的25脚?18脚、8脚?I脚、48脚、17脚、16脚、9脚、10脚、13脚、45脚、43脚、41脚、39脚、36脚、34脚、32脚、30脚、44脚、42脚、40脚、38脚、35脚、33脚、31脚、29脚、26脚、28脚、15脚、11脚；集成电路U3的24脚接晶体振荡器Yl的4脚，集成电路U3的9脚、14脚、92脚、12脚、21脚、97脚、96脚、94脚、18脚、16脚、20脚、15脚接插座J2的2脚?13脚，集成电路U3的17脚、26脚、40脚、47脚、56脚、62脚、81脚、93脚、117脚、122脚、130脚、139脚接3V电源，集成电路U3的107脚、35脚接2.5V电源，集成电路U3的37脚、109脚、134脚、116脚、102脚、78脚、61脚、45脚、29脚、5脚接1.2V电源，集成电路U3的4脚、19脚、22脚、27脚、41 脚、48 脚、57 脚、63 脚、140 脚、131 脚、123 脚、118 脚、95 脚、82 脚、79 脚、108 脚、36 脚接地，晶体振荡器Yl的I脚接3V电源、3脚接地，插座J2的I脚接地；集成电路Ul的型号为SP3223，集成电路U2的型号为AM29LV160，集成电路U3的型号为EP4CE10E22C6。由于本技术采用FPGA芯片，使得电路简单外围元件减少，提高了学生的认识，扩展了学生的视野，便于学生对FPGA的控制过程的理解，以及远程通信和管理的充分认识。【附图说明】图1是本技术的电器原理方框图。图2是图1中通信电路和FLASH读写控制电路的电子线路原理图。图3是图1中控制器的电子线路原理图。【具体实施方式】下面结合附图和实施例对本技术进一步的详细说明，但本技术不限于下述的实施例。实施例1在图1、2、3中本实施例的基于FPGA的FLASH读写控制实验装置由通信电路、控制器、FLASH读写控制电路连接构成，通信电路与控制器相连，FLASH读写控制电路与控制器相连。本实施例的通信电路由集成电路Ul、电容Cl?电容C4、插座Jl连接构成，集成电路Ul的型号为SP3223。集成电路Ul的2脚接电容C2的一端、4脚接电容C2的另一端、3脚接电容Cl的一端、7脚接电容C3的一端、5脚接电容C4的一端、6脚接电容C4的另一端、I脚和18脚以及14脚接地、19脚和20脚接3V电源、17脚接插座Jl的I脚、15脚接插座Jl的3脚、13脚和16脚接控制器，插座Jl的2脚和4脚接地，电容Cl的另一端接电容C3的另一端。本实施例的FLASH读写控制电路由集成电路U2、电阻Rl?电阻R3、电容C5连接构成，集成电路U2的型号为AM29LV160。集成电路U2的37脚接3V电源、47脚通过电阻R2接3V电源、14脚通过电阻R3接3V电源、12脚通过电阻Rl接3V电源并接电容C5的一端、27脚接地，集成电路U2的25脚?18脚、8脚?I脚、48脚、17脚、16脚、9脚、10脚、13脚、45脚、43脚、41脚、39脚、36脚、34脚、32脚、30脚、44脚、42脚、40脚、38脚、35脚、33脚、31脚、29脚、26脚、28脚、15脚、11脚接控制器，电容C5的另一端接地。本实施例的控制器由集成电路U3、晶体振荡器Y1、插座J2连接构成，集成电路U3的型号为EP4CE10E22C6。集成电路U3的8脚接集成电路Ul的13脚、10脚接集成电路Ul的16脚，集成电路U3的28脚、30脚?34脚、38脚、39脚、42脚?44脚、46脚、49脚、50脚?55脚、58脚?60脚、64脚?77脚、80脚、83脚?87脚接集成电路U2的25脚?18脚、8脚?I脚、48脚、17脚、16脚、9脚、1脚、13脚、45脚、43脚、41脚、39脚、36脚、34脚、32脚、30脚、44脚、42脚、40脚、38脚、35脚、33脚、31脚、29脚、26脚、28脚、15脚、11脚；集成电路U3的24脚接晶体振荡器Yl的4脚，集成电路U3的9脚、14脚、92脚、12脚、21脚、97脚、96脚、94脚、18脚、16脚、20脚、15脚接插座J2的2脚?13脚，集成电路U3的17脚、26脚、40脚、47脚、56脚、62脚、81脚、93脚、117脚、122脚、130脚、139脚接3V电源，集成电路U3的107脚、35脚接2.5V电源，集成电路U3的37脚、109脚、134脚、116脚、102脚、78脚、61脚、45脚、29脚、5脚接1.2V电源，集成电路U3的4脚、19脚、22脚、27脚、41脚、48脚、57脚、63脚、140脚、131脚、123脚、118脚、95脚、82脚、79脚、108脚、36脚接地，晶体振荡器Yl的I脚接3V电源、3脚接地，插座J2的I脚接地。本技术的工作原理如下:系统上电，电路开始工作。数据信号从插座Jl的引脚3脚输入到集成电路Ul的引脚15脚，从集成电路Ul的引脚16脚输入到集成电路U3的引脚10脚，集成电路U3为FPGA芯片产生通信协议逻辑，对输入的数据信号，做进一步处理；集成电路U3产生FLASH的写控制逻辑，将接收到的数据写到FLASH中，其中，控制信号从集成电路U3的引脚84?87脚输出，输入到集成电路U2的引脚11脚、15脚、26脚、28脚，地址信号从集成电路U3的引脚28脚、30脚?34脚、38脚、39脚、42脚?44脚、46脚、49脚?55脚、58脚?60脚输入到集成电路U2的引脚I脚?10脚、13脚、16脚?25脚、48脚；数据信号从集成电路U3的引脚64脚?80脚、83脚输入到集成电路U2的引脚29脚、31脚、35脚、38脚、40脚、42脚、44脚、30脚、32脚、34脚、36脚、39脚、41脚、43脚、45脚；当需要读取FLASH的内容时，集成电路U3产生FLASH的读控制逻辑，来处理FLASH的内容，控制信号从集成电路U3的引脚84脚?87脚输入到集成电路U2的引脚11脚、15脚、26脚、28脚；地址本文档来自技高网...
【技术保护点】
一种基于FPGA的FLASH读写控制实验装置，其特征在于它具有：对整个装置进行控制的控制器；通信电路，该电路与控制器相连；FLASH读写控制电路，该电路与控制器相连。
【技术特征摘要】
【专利技术属性】
技术研发人员：党学立，郭红霞，张菁，
申请(专利权)人：榆林学院，
类型：新型
国别省市：陕西;61
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